模拟版图面试 60 问 · 深度解析（完整版 1～60）
Part 1：基础物理与器件（1～14）
1. 什么是半导体？什么是本征半导体？
定义
半导体：导电能力介于导体与绝缘体之间（如 Si、Ge）。
本征半导体：未掺杂的纯硅，电子与空穴数量相等。
特性
- 导电率可调
- 受温度影响显著
- 掺杂可改变电性
- 能形成 PN 结和 MOS
一句话总结
半导体是"可控导电"的材料，本征硅依靠热激发产生载流子。
2. 半导体的载流子
多数载流子：
- N 型：电子
- P 型：空穴
少数载流子：
- N 型：空穴
- P 型：电子
一句话总结
能在晶体中移动并携带电流的粒子叫载流子。
3. 什么是 N 型、P 型半导体？
N 型：五价掺杂，电子为多数载流子。
P 型：三价掺杂，空穴为多数载流子。
一句话总结
五价给电子，三价造空穴。
4. 漂移与扩散
- 漂移：电场驱动
- 扩散：浓度梯度驱动
一句话总结
电场驱动叫漂移，浓度驱动叫扩散。
5. PN 结结构与原理
P 与 N 接触 → 复合 → 耗尽区 + 内建电场
- 正向偏置：导通
- 反向偏置：截止
一句话总结
PN 结的核心是耗尽区与势垒。
6. 什么是击穿？
反向电压过大 → PN 结突然导通 → 大电流。
类型：齐纳 / 雪崩。
7. 齐纳击穿（深度）
高掺杂 + 窄耗尽区 → 强电场 → 量子隧穿。
低电压（2--5V），温度系数负。
一句话总结
窄耗尽区产生隧穿 → 低压击穿。
8. 雪崩击穿（深度）
强电场 → 碰撞电离 → 载流子倍增。
高电压（>6V），温度系数正。
一句话总结
高电场碰撞电离引起的高压击穿。
9. 击穿电压与温度关系
- 齐纳：温度升高 → Vz 降低（负温度系数）
- 雪崩：温度升高 → Va 增加（正温度系数）
10. 三极管结构浓度差异
- 发射区：高掺
- 基区：薄且轻掺
- 集电区：轻掺、面积大 → 高耐压
11. Ic 如何形成？
发射极注入 → 通过薄基区 → 集电区吸收。
Ic ≈ β·Ib。
12. 三极管特性曲线
输入 Ib--Vbe
输出 Ic--Vce
传输 Ic--Ib
工作区：截止/放大/饱和。
13. MOS 结构与原理
Gate → 控制表面电场 → 形成反型层 → 导通。
IV 区域：截止/线性/饱和。
14. IC 加工流程
氧化 → 光刻 → 刻蚀 → 注入 → 沉积 → CMP → 金属化 → 钝化。
Part 2：工艺、器件、可靠性（15～30）
15. 晶圆（Wafer）
高纯度单晶硅片，是芯片制造的载体。
16. 氧化
在硅表面生长 SiO₂。
干氧化：薄栅氧
湿氧化：厚场氧
17. 光刻（Lithography）
掩模图形 → 光刻胶
步骤：涂胶、曝光、显影、烘烤。
18. 刻蚀
移除未被光刻胶保护的区域。
湿法（各向同性）/ 干法 RIE（各向异性）。
19. 沉积
PVD/CVD/ALD，用来沉积薄膜。
20. 离子注入
高能离子注入硅中，形成掺杂。
能量决定深度，剂量决定浓度。
21. 金属化
形成金属互连（M1～Mn），通过 CMP 平坦化。
22. 测试
CP（晶圆级）
FT（成品级）
23. 封装
保护芯片并提供外部连接。
如 QFN/BGA/WLCSP。
24. BCD 工艺
Bipolar + CMOS + DMOS
用于 PMIC、电机驱动。
25. SAB 层
SAB = Sub Active Block
用于阈值调节或屏蔽掺杂。
26. 隔离技术
- LOCOS（鸟嘴、面积大）
- STI（现代主流）
27. 电迁移（EM）
大电流密度 → 电子拖动金属原子 → void/hillock。
28. EM 影响因素
电流密度、温度、材料、金属宽度、via 数量。
29. 工艺特征尺寸
表示最小 MOS 栅长（例如 0.18 μm）。
30. 2P6M / 1TM
2P6M：2 层 poly + 6 层 metal
1TM：厚顶层金属（大电流）。
Part 3：模拟、版图、电路（31～60）
31. MOS 与 LDMOS 原理（无图）
MOS 用于低压。
LDMOS 有漂移区，用于高压。
32. 电流镜原理
共享 Gate → Vgs 相同 → 电流成比例复制。
33. 阈值电压 Vt 影响因素
掺杂浓度、Ox 厚度、体效应、温度。
34. 反相器剖面原理
PMOS 上、NMOS 下，共享 drain。
输入=低 → 输出=高
输入=高 → 输出=低
35. 非门版图布局原则
- PMOS 上、NMOS 下
- 共享 diffusion
- poly 竖向
- VDD/GND 横向
36. 工艺电阻、电容类型
电阻：Poly R、Diff R、Nwell R、Metal R
电容：MIM、MOM、Fringe
37. WPE 与 LOD
WPE：靠近阱边缘 → Vt 升高
LOD：扩散长度小 → Vt 升高
解决：Dummy + 对称布局。
38. 电流集边效应
大电流区域 → 电流集中在边缘 → 发热、可靠性下降。
39. metal slot & metal density
slot：缓解应力
density：保证 CMP 平坦性
40. 天线效应
蚀刻时金属积电 → Gate 被击穿。
通常影响输入端。
41. 天线效应解决方式
- 天线二极管
- 分段布线
- 往上层跳
42. Latch-Up 原理
寄生 PNPN 结构被触发 → 大电流 → 芯片烧毁。
43. 防 Latch-Up
- 密 tap
- 增加 Nwell/Pwell 间距
- guard ring
- deep trench
44. ESD 测试模型
HBM（人）
CDM（带电芯片）
MM（设备，已弃用）
45. 常见 ESD 结构
Diode
GGNMOS
SCR
Rail Clamp
46. GGNMOS 原理
反向雪崩 → 寄生 BJT 导通 → 泄放电流。
47. Linux 常用命令
ls/cd/cp/mv/rm
grep/find
tar/unzip
df/du
48. Cadence 关键文件
cds.lib
.cdsinit
.cdsenv
display.drf
skill 脚本
49. Library / Cell / View
Library = 文件夹
Cell = 电路单元
View = schematic/layout/symbol
50. 什么是 PDK？
包含 DRC/LVS 规则、模型、层信息、工艺参数。
51. 标准单元库
数字门电路集合：INV/NAND/NOR/DFF/MUX...
52. MOS 匹配原则
对称、中心对齐、Dummy、方向一致、环境一致。
53. 电阻匹配原则
分段、多段并排、对称、Dummy。
54. 电容匹配原则
单位电容阵列、中心对称、旋转/翻转、Dummy。
55. 需要匹配的电路
差分对
电流镜
带隙参考
偏置电路
56. Bandgap 原理
Vbe（负温度系数）
ΔVbe（正温度系数）
线性组合产生 1.2V 稳定参考。
57. 减小 metal Rdrop
加宽金属、多层并联、加 via、用 TM/AP。
58. 数字标准单元布局要求
pin 对齐
统一高度
poly pitch 固定
不允许 long poly
59. 哪些区域容易 Latch-Up？
Pwell/Nwell 接触区域
tap 稀疏区域
大电流输出端
高压器件附近
60. 系统性避免 Latch-Up 方法
工艺：深沟槽、triple well
版图：多 tap、guard ring、大间距、低 Rwell/Rsub