一、DC 技术本质与核心价值
分布式时钟（Distributed Clock, DC）是 EtherCAT 实现确定性同步 的底层核心，通过逻辑环网架构实现主从站时钟的相位对齐与频率校准，其本质是构建基于物理层延迟补偿的全局统一时间基准（Global Time Base）。
核心技术价值：
- 同步精度：系统级同步偏差≤1ns（典型值＜500ps），100 轴伺服系统轨迹同步误差＜200ns（依据 ETG.2120 运动控制测试标准）；
- 时间戳精度：64 位纳秒级时间戳（UTC 溯源，起始点 2000-01-01 00:00:00），支持事件触发精度 ±1ns；
- 容错机制：基于双端口 RAM 的报文转发延迟补偿，单节点通讯延迟波动≤10ps，对链路瞬时干扰免疫；
- 扩展性：支持级联同步（最大 65535 个从站），新增节点不影响现有同步精度。
二、同步原理与实现机制
1. 核心架构与物理基础
- 参考时钟（Reference Clock）：
-
- 主时钟源：优先选择具备 OCXO（恒温晶体振荡器）的从站（时钟稳定度≤1ppm/℃），默认由AL Status Code 0x0012标记的第一个 DC 从站担任；
-
- 外部同步：通过 ETG.1050 规范支持与 IEEE 1588 PTP（v2）同步，同步偏差≤10ns（需从站硬件支持 PTP Over EtherCAT）。
- 时间格式定义：
-
- 64 位结构：32 位秒（Seconds）+32 位纳秒（Nanoseconds），溢出周期 584 年；
-
- 时间戳触发：物理层接收 / 发送引脚电平跳变时刻闩锁（Latency≤20ps）。
2. 四阶段同步流程与算法
- 时钟初始化：
- 主站发送APWR指令写入从站0x0900:00（DC Control）寄存器，启动 DC 模式；
- 从站返回AL Status Code 0x0021（DC Pre-Synchronized）确认初始化完成。
- 链路延迟测量（双向补偿算法）：
- 主站发送带时间戳的APWR报文（t1：主站发送时刻），从站接收时闩锁本地时间 t2；
- 从站通过APRD报文返回 t2，主站接收时刻为 t3；
- 传播延迟计算：t_prop = [(t2 - t1) + (t3 - t2')]/2（t2' 为从站发送 t2 的时刻，补偿从站处理延迟）；
- 测量次数：默认 128 次取平均，补偿链路抖动影响（单次测量偏差≤5ps）。
- 相位补偿校准：
- 从站调整本地时钟计数器：LocalTime = GlobalTime + t_prop + t_offset；
- 偏移量t_offset：由0x0904:00（DC Offset）寄存器配置，含信号传输延迟（0.167μs/100m 网线）与从站内部延迟（典型值 20-50ns）。
- 频率漂移修正：
- 主站周期性（默认 10ms）读取从站0x0908:00（DC Drift）寄存器，计算频率偏差：Δf = (LocalTime - GlobalTime)/T（T 为校准周期）；
- 从站通过 DCO（数字控制振荡器）调整时钟频率，修正步长≤1ppb（依据 ETG.2100 时钟稳定度要求）。
3. 主从同步模式
|--------------------------|----------------------|-----------------------|-------------------------------------|
| 同步模式 | 技术参数 | 适用场景 | 实现机制（寄存器配置） |
| Free Run Mode | 周期抖动≤1μs，同步偏差≥100μs | 低速 I/O 采集（如温湿度传感器） | 从站0x0900:00 bit0=0，本地 16 位定时器触发 |
| Sync to Rx Event | 周期抖动≤100ns，同步偏差≤1μs | 中等精度控制（如 PLC 数字量输出） | 从站0x0900:00 bit1=1，Rx 报文中断触发周期 |
| Sync to DC Event | 周期抖动≤10ns，同步偏差≤100ns | 高精度运动控制（如电子齿轮同步） | 从站0x0900:00 bit2=1，SYNC0/SYNC1 信号触发 |
| Sync to External Trigger | 触发延迟≤5ns，同步偏差≤20ns | 激光加工 / 半导体光刻（需硬件触发输入） | 从站0x090C:00配置外部触发源，上升沿闩锁时间戳 |