FPGA 时序约束基础：从时钟定义到输入输出延迟的完整设置

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FPGA 时序约束基础：从时钟定义到输入输出延迟的完整设置

16.1 引言：为什么时序约束是FPGA设计的"生命线"

在FPGA设计中，"时序约束"是贯穿设计全流程的核心环节，更是决定设计能否稳定运行的关键。很多工程师在入门阶段会陷入一个误区：认为只要代码逻辑正确，FPGA就能正常工作。但实际上，FPGA作为可编程逻辑器件，其内部包含大量的查找表（LUT）、触发器（FF）、布线资源和时钟树，这些资源的延迟会直接影响信号的传输速度和稳定性。尤其是在高频设计、多时钟域设计或高速接口设计中，缺乏合理的时序约束，哪怕代码逻辑完全正确，也可能出现功能异常、数据错乱、系统崩溃等问题。

时序约束的本质，是向FPGA综合工具（如Vivado、Quartus）和布局布线工具传递设计的时序要求------告诉工具"信号需要在多长时间内完成传输""时钟的频率和相位是多少""输入输出信号与时钟的时序关系如何"，从而让工具在综合、布局布线过程中，优先满足时序要求，避免出现建立时间（Setup Time）和保持时间（Hold Time）不满足的情况，确保设计在目标频率下稳定可靠运行。

本文将从时序约束的基础概念入手，逐步讲解时钟约束、输入延迟约束、输出延迟约束的核心原理、设置方法和注意事项，结合具体实例，帮助大家掌握时序约束的完整流程，为后续高频、高速设计打下坚实基础。本文适合FPGA入门工程师、初级硬件工程师，以及需要系统梳理时序约束基础的相关从业者。

16.2 时序约束核心基础概念：先搞懂这些，再谈设置

在开始设置时序约束之前，必须先掌握几个核心基础概念，这些概念是理解所有时序约束的前提，也是排查时序问题的关键。

16.2.1 时钟相关基础概念

时钟是FPGA设计的"脉搏"，所有时序约束都围绕时钟展开，因此首先要明确时钟的核心参数：

1. 时钟周期（Clock Period）：时钟信号从一个上升沿（或下降沿）到下一个上升沿（或下降沿）的时间间隔，单位为ns。时钟周期与时钟频率成反比，公式为：时钟频率（MHz）= 1000 / 时钟周期（ns）。例如，100MHz时钟的周期为10ns，200MHz时钟的周期为5ns。

2. 时钟占空比（Duty Cycle）：时钟高电平时间占一个时钟周期的比例，通常设计为50%（即高电平和低电平时间相等），特殊场景下可根据需求调整，但需注意FPGA内部时钟资源的限制。

3. 时钟抖动（Clock Jitter）：时钟信号实际上升沿（或下降沿）与理想上升沿（或下降沿）的偏差，分为随机抖动（Random Jitter）和确定性抖动（Deterministic Jitter），抖动过大会导致时序裕量减小，甚至时序收敛失败。

4. 时钟偏斜（Clock Skew）：同一时钟信号到达FPGA内部不同触发器时钟端的时间差。由于FPGA内部布线长度不同、负载不同，时钟信号从时钟源到各个触发器的延迟会存在差异，这种差异就是时钟偏斜。合理的时钟偏斜可以优化时序，但过大的偏斜会导致建立时间或保持时间不满足。

16.2.2 时序路径与时序裕量

FPGA内部的信号传输路径称为"时序路径"，时序约束的核心就是约束这些路径的延迟，确保信号在规定时间内到达目的地。常见的时序路径分为三类：

1. 组合逻辑路径：从一个触发器的输出端，经过组合逻辑（LUT、多路选择器等），到达另一个触发器的输入端，不经过时钟信号。

2. 时钟路径：从时钟源（如FPGA内部PLL、外部晶振）到各个触发器的时钟端的路径。

3. I/O路径：从FPGA外部输入引脚，经过内部输入缓冲器，到达内部触发器输入端（输入路径）；或从内部触发器输出端，经过内部输出缓冲器，到达FPGA外部输出引脚（输出路径）。

时序裕量（Timing Slack）是判断时序是否满足的核心指标，分为建立裕量（Setup Slack）和保持裕量（Hold Slack）：

• 建立裕量 = 要求的建立时间 - 实际的建立时间，若裕量≥0，说明建立时间满足；若裕量<0，说明建立时间不满足，存在时序违规。

• 保持裕量 = 实际的保持时间 - 要求的保持时间，若裕量≥0，说明保持时间满足；若裕量<0，说明保持时间不满足，存在时序违规。

时序约束的目标，就是确保所有时序路径的建立裕量和保持裕量都≥0，且留有一定的冗余（通常建议≥0.2ns），以应对温度、电压变化带来的延迟波动。

16.2.3 建立时间与保持时间

建立时间（Setup Time，Tsu）：触发器在时钟上升沿（或下降沿）到来之前，数据输入端的信号必须保持稳定的最小时间。如果数据信号在时钟上升沿到来前没有稳定足够的时间，触发器可能无法正确采样数据，导致采样错误。

保持时间（Hold Time，Th）：触发器在时钟上升沿（或下降沿）到来之后，数据输入端的信号必须保持稳定的最小时间。如果数据信号在时钟上升沿到来后过早变化，触发器也可能无法正确采样数据。

建立时间和保持时间是FPGA触发器的固有参数，由器件型号决定，可在器件数据手册中查询。例如，Xilinx Artix-7系列FPGA的触发器建立时间约为0.2ns，保持时间约为0.1ns，高频设计中必须重点考虑这些参数。

16.3 时钟约束：时序约束的核心，从定义到优化

时钟约束是所有时序约束的基础，也是最核心的约束。没有正确的时钟约束，后续的输入输出延迟约束、时序例外约束都无从谈起。时钟约束的核心是告诉工具时钟的频率、周期、相位、抖动等参数，让工具能够准确计算时钟路径和数据路径的延迟。

16.3.1 时钟约束的基本语法（以Vivado为例）

在Vivado中，时钟约束主要通过XDC（Xilinx Design Constraints）文件实现，核心语法分为两类：基础时钟约束和衍生时钟约束。

1. 基础时钟约束（create_clock）：用于定义FPGA的主时钟，通常是外部晶振输入或内部PLL输出的时钟，语法格式如下：

create_clock -name <clock_name> -period <period_value> [get_ports <clock_port>]

可选参数：

-duty_cycle <duty_cycle_value> # 时钟占空比，默认50%

-phase <phase_value> # 时钟相位偏移，单位为deg，默认0deg

-jitter <jitter_value> # 时钟抖动，单位为ns

示例：定义一个名为clk_100mhz的时钟，周期10ns（对应100MHz），占空比50%，输入端口为clk_in：

create_clock -name clk_100mhz -period 10 -duty_cycle 50 [get_ports clk_in]

2. 衍生时钟约束（create_generated_clock）：用于定义由主时钟衍生而来的时钟，例如通过PLL分频、倍频得到的时钟，或通过逻辑分频得到的时钟，语法格式如下：

create_generated_clock -name <generated_clock_name> -source <source_clock> -divide_by <divide_value> [get_pins <generated_clock_pin>]

可选参数：

-multiply_by <multiply_value> # 倍频系数

-phase_shift <phase_shift_value> # 相位偏移

-invert # 时钟反转（高低电平颠倒）

示例：由clk_100mhz通过PLL倍频2倍得到clk_200mhz，输出引脚为pll_clk_out：

create_generated_clock -name clk_200mhz -source [get_clocks clk_100mhz] -multiply_by 2 [get_pins pll_clk_out]

注意：衍生时钟的源时钟必须是已经定义的基础时钟或其他衍生时钟，且分频/倍频系数必须是整数（逻辑分频可允许非整数，但需注意时序准确性）。

16.3.2 时钟约束的关键注意事项

1. 时钟端口的选择：必须准确指定时钟的输入端口或生成端口，避免选错端口导致约束失效。例如，外部晶振输入的时钟，端口是FPGA的引脚（如clk_in）；内部PLL生成的时钟，端口是PLL的输出引脚（如pll_clk_out）。

2. 时钟周期的设置：必须根据实际设计需求设置时钟周期，确保周期与目标频率匹配。例如，目标频率为150MHz，对应的时钟周期为6.666ns（1000/150），约束时需精确到小数点后三位，避免因周期设置误差导致时序计算错误。

3. 抖动和偏斜的考虑：在高频设计（如200MHz以上）中，必须加入时钟抖动约束，否则工具会默认抖动为0，导致时序裕量计算偏乐观，实际运行时可能出现时序违规。抖动值可参考器件数据手册或外部晶振的参数，通常设置为0.1~0.3ns。

4. 多时钟域的时钟约束：如果设计中存在多个时钟（如100MHz、200MHz、50MHz），必须分别为每个时钟定义约束，且明确时钟之间的关系（同步时钟或异步时钟），避免工具误判时钟关系导致时序计算错误。

5. 时钟约束的优先级：基础时钟约束的优先级高于衍生时钟约束，同一时钟不能重复定义，否则会导致约束冲突，工具会报错。

16.3.3 时钟约束实战案例

假设某FPGA设计采用外部12MHz晶振输入，通过内部PLL倍频8倍得到96MHz时钟，作为系统主时钟；同时通过PLL分频4倍得到24MHz时钟，作为串口模块的时钟。具体时钟约束如下：

1. 定义外部基础时钟（12MHz，周期83.333ns）

create_clock -name clk_12mhz -period 83.333 -duty_cycle 50 [get_ports clk_in]

2. 定义PLL倍频得到的96MHz主时钟（12MHz * 8）

create_generated_clock -name clk_96mhz -source [get_clocks clk_12mhz] -multiply_by 8 [get_pins pll_inst/clk_out1]

3. 定义PLL分频得到的24MHz串口时钟（12MHz * 2，或96MHz / 4）

create_generated_clock -name clk_24mhz -source [get_clocks clk_96mhz] -divide_by 4 [get_pins pll_inst/clk_out2]

4. 为96MHz时钟添加抖动约束（0.2ns）

set_clock_uncertainty -setup 0.2 [get_clocks clk_96mhz]

set_clock_uncertainty -hold 0.2 [get_clocks clk_96mhz]

说明：set_clock_uncertainty命令用于设置时钟的不确定性，包含抖动、偏斜等因素，这里为96MHz高频时钟设置0.2ns的不确定性，确保时序计算更接近实际情况。

16.4 输入延迟约束：连接外部器件与FPGA的时序桥梁

输入延迟（Input Delay）是指外部输入信号从FPGA输入引脚到内部触发器输入端的延迟，包括外部器件的输出延迟、PCB传输延迟和FPGA内部输入缓冲器的延迟。输入延迟约束的核心是告诉工具，外部输入信号相对于时钟信号的到达时间，确保FPGA内部触发器能够正确采样外部输入的数据。

16.4.1 输入延迟的分类与计算

输入延迟分为两种：最大输入延迟（Max Input Delay）和最小输入延迟（Min Input Delay），分别对应外部输入信号到达FPGA内部触发器的最晚时间和最早时间，计算公式如下：

1. 最大输入延迟（Tid_max）= 外部器件输出延迟（Tco_ext） + PCB传输延迟最大值（Tpcb_max） + FPGA内部输入缓冲器延迟（Tib）

2. 最小输入延迟（Tid_min）= 外部器件输出延迟（Tco_ext） + PCB传输延迟最小值（Tpcb_min） + FPGA内部输入缓冲器延迟（Tib）

各参数说明：

• Tco_ext：外部器件（如MCU、ADC、存储器）的输出延迟，即外部器件从时钟触发到数据输出的时间，可在外部器件数据手册中查询。

• Tpcb_max/Tpcb_min：PCB板上，外部器件输出引脚到FPGA输入引脚的传输延迟最大值和最小值，可通过PCB设计软件（如Altium、Cadence）仿真计算，或根据PCB走线长度估算（通常每mm走线延迟约0.005~0.01ns）。

• Tib：FPGA内部输入缓冲器的延迟，即信号从FPGA输入引脚到内部触发器输入端的延迟，可在FPGA器件数据手册中查询，或通过工具自动计算。

16.4.2 输入延迟约束的基本语法（以Vivado为例）

输入延迟约束通过set_input_delay命令实现，语法格式如下：

最大输入延迟约束

set_input_delay -max <max_input_delay_value> -clock <clock_name> [get_ports <input_ports>]

最小输入延迟约束

set_input_delay -min <min_input_delay_value> -clock <clock_name> [get_ports <input_ports>]

可选参数：

-clock_fall # 以时钟下降沿为基准（默认以上升沿为基准）

-add_delay # 为同一端口添加多个延迟约束（如多个时钟驱动）

示例：某FPGA输入端口data_in，由clk_100mhz时钟驱动，外部器件输出延迟Tco_ext=1.2ns，PCB传输延迟Tpcb_max=0.8ns、Tpcb_min=0.5ns，FPGA内部输入缓冲器延迟Tib=0.3ns，输入延迟约束如下：

计算最大输入延迟：1.2 + 0.8 + 0.3 = 2.3ns

set_input_delay -max 2.3 -clock clk_100mhz [get_ports data_in]

计算最小输入延迟：1.2 + 0.5 + 0.3 = 2.0ns

set_input_delay -min 2.0 -clock clk_100mhz [get_ports data_in]

注意：输入延迟约束必须指定对应的时钟，即该输入信号由哪个时钟驱动采样，否则工具无法计算时序关系。如果一个输入端口由多个时钟驱动（如多时钟域设计），需要为每个时钟分别添加输入延迟约束。

16.4.3 输入延迟约束的关键注意事项

1. 外部器件参数的准确性：Tco_ext必须严格按照外部器件的数据手册查询，不同温度、电压下的Tco_ext可能存在差异，建议取最坏情况下的最大值和最小值，确保时序约束的可靠性。

2. PCB传输延迟的估算：PCB走线长度、线宽、层数都会影响传输延迟，高频信号（如100MHz以上）需通过PCB仿真工具计算准确的延迟值，避免估算误差导致时序违规。

3. 多时钟驱动的输入端口：如果输入端口由多个时钟采样（如异步时钟域的输入），需要为每个时钟分别添加输入延迟约束，且明确时钟之间的关系（同步或异步）。

4. 未使用的输入端口：未使用的输入端口建议添加约束（如设置为固定电平），避免工具误判时序路径，导致不必要的时序违规。

16.4.4 输入延迟约束实战案例

假设某FPGA设计中，外部ADC器件（AD9220）的输出端口DOUT[7:0]连接到FPGA的输入端口adc_data[7:0]，ADC的时钟由FPGA的clk_100mhz提供（ADC采样时钟与FPGA时钟同步），相关参数如下：

• ADC输出延迟Tco_ext：最大值1.5ns，最小值1.0ns；

• PCB传输延迟：AD9220输出引脚到FPGA输入引脚的走线长度为100mm，估算每mm延迟0.008ns，因此Tpcb_max=0.8ns，Tpcb_min=0.6ns；

• FPGA内部输入缓冲器延迟Tib=0.2ns；

输入延迟约束如下：

计算最大输入延迟：1.5 + 0.8 + 0.2 = 2.5ns

set_input_delay -max 2.5 -clock clk_100mhz [get_ports adc_data[7:0]]

计算最小输入延迟：1.0 + 0.6 + 0.2 = 1.8ns

set_input_delay -min 1.8 -clock clk_100mhz [get_ports adc_data[7:0]]

说明：该约束告诉工具，adc_data[7:0]信号相对于clk_100mhz时钟的最晚到达时间为2.5ns，最早到达时间为1.8ns，工具会根据这个约束计算建立时间和保持时间裕量，确保FPGA内部触发器能正确采样ADC输出的数据。

16.5 输出延迟约束：确保FPGA输出信号稳定传输到外部器件

输出延迟（Output Delay）是指FPGA内部触发器输出端到外部器件输入端的延迟，包括FPGA内部输出缓冲器的延迟、PCB传输延迟和外部器件的输入建立时间/保持时间。输出延迟约束的核心是告诉工具，FPGA输出信号相对于时钟信号的发送时间，确保外部器件能够正确采样FPGA输出的数据。

16.5.1 输出延迟的分类与计算

输出延迟同样分为最大输出延迟（Max Output Delay）和最小输出延迟（Min Output Delay），计算公式如下：

1. 最大输出延迟（Tod_max）= FPGA内部输出缓冲器延迟（Tob） + PCB传输延迟最大值（Tpcb_max） + 外部器件输入建立时间（Tsu_ext）

2. 最小输出延迟（Tod_min）= FPGA内部输出缓冲器延迟（Tob） + PCB传输延迟最小值（Tpcb_min） - 外部器件输入保持时间（Th_ext）

各参数说明：

• Tob：FPGA内部输出缓冲器的延迟，即信号从FPGA内部触发器输出端到FPGA输出引脚的延迟，可在FPGA器件数据手册中查询，或通过工具自动计算。

• Tpcb_max/Tpcb_min：PCB板上，FPGA输出引脚到外部器件输入引脚的传输延迟最大值和最小值，与输入延迟中的PCB传输延迟计算方法一致。

• Tsu_ext：外部器件的输入建立时间，即外部器件在时钟上升沿（或下降沿）到来之前，输入信号必须保持稳定的最小时间，可在外部器件数据手册中查询。

• Th_ext：外部器件的输入保持时间，即外部器件在时钟上升沿（或下降沿）到来之后，输入信号必须保持稳定的最小时间，可在外部器件数据手册中查询。

16.5.2 输出延迟约束的基本语法（以Vivado为例）

输出延迟约束通过set_output_delay命令实现，语法格式如下：

最大输出延迟约束

set_output_delay -max <max_output_delay_value> -clock <clock_name> [get_ports <output_ports>]

最小输出延迟约束

set_output_delay -min <min_output_delay_value> -clock <clock_name> [get_ports <output_ports>]

可选参数：

-clock_fall # 以时钟下降沿为基准（默认以上升沿为基准）

-add_delay # 为同一端口添加多个延迟约束（如多个时钟驱动）

示例：某FPGA输出端口data_out，由clk_100mhz时钟驱动，FPGA内部输出缓冲器延迟Tob=0.4ns，PCB传输延迟Tpcb_max=0.9ns、Tpcb_min=0.6ns，外部器件输入建立时间Tsu_ext=1.0ns，输入保持时间Th_ext=0.3ns，输出延迟约束如下：

计算最大输出延迟：0.4 + 0.9 + 1.0 = 2.3ns

set_output_delay -max 2.3 -clock clk_100mhz [get_ports data_out]

计算最小输出延迟：0.4 + 0.6 - 0.3 = 0.7ns

set_output_delay -min 0.7 -clock clk_100mhz [get_ports data_out]

注意：输出延迟约束同样需要指定对应的时钟，即该输出信号由哪个时钟驱动输出，确保工具能够正确计算时序关系。如果一个输出端口由多个时钟驱动，需要为每个时钟分别添加输出延迟约束。

16.5.3 输出延迟约束的关键注意事项

1. 外部器件输入时序参数的准确性：Tsu_ext和Th_ext必须严格按照外部器件的数据手册查询，尤其是高速器件（如DDR存储器、高速接口芯片），输入时序参数对输出延迟约束的影响很大，一旦设置错误，会导致外部器件采样错误。

2. FPGA输出缓冲器延迟的选择：FPGA内部输出缓冲器有不同的驱动强度（如4mA、8mA、16mA），不同驱动强度对应的Tob不同，约束时需根据实际设置的驱动强度选择对应的Tob值。

3. PCB传输延迟的匹配：对于高速输出信号，PCB走线需尽量匹配长度，减少传输延迟差异，避免因延迟差异过大导致外部器件采样时序违规。

4. 差分信号的输出延迟约束：如果输出信号是差分信号（如LVDS），需对差分对的两个引脚同时添加输出延迟约束，且确保两个引脚的延迟差异尽可能小（通常要求≤0.1ns）。

16.5.4 输出延迟约束实战案例

假设某FPGA设计中，FPGA的输出端口dac_data[7:0]连接到外部DAC器件（AD9708）的输入端口，DAC的时钟由FPGA的clk_100mhz提供（DAC采样时钟与FPGA时钟同步），相关参数如下：

• FPGA内部输出缓冲器延迟Tob=0.3ns（驱动强度设置为8mA）；

• PCB传输延迟：FPGA输出引脚到DAC输入引脚的走线长度为80mm，估算每mm延迟0.007ns，因此Tpcb_max=0.56ns，Tpcb_min=0.48ns；

• DAC输入建立时间Tsu_ext=0.8ns，输入保持时间Th_ext=0.2ns；

输出延迟约束如下：

计算最大输出延迟：0.3 + 0.56 + 0.8 = 1.66ns

set_output_delay -max 1.66 -clock clk_100mhz [get_ports dac_data[7:0]]

计算最小输出延迟：0.3 + 0.48 - 0.2 = 0.58ns

set_output_delay -min 0.58 -clock clk_100mhz [get_ports dac_data[7:0]]

说明：该约束告诉工具，dac_data[7:0]信号相对于clk_100mhz时钟的最晚发送时间为1.66ns，最早发送时间为0.58ns，工具会根据这个约束优化FPGA内部的输出路径延迟，确保DAC能够正确采样FPGA输出的数据。

16.6 时序约束的验证与调试：确保约束有效且满足设计需求

添加完时钟约束、输入输出延迟约束后，并不是万事大吉，还需要对时序约束进行验证和调试，确保约束设置正确、时序满足设计需求。时序验证的核心是查看时序报告，分析时序裕量，排查时序违规问题。

16.6.1 时序报告的生成与解读（以Vivado为例）

在Vivado中，生成时序报告的步骤如下：

1. 完成综合（Synthesis）和布局布线（Implementation）后，点击"Report Timing"按钮，或在Tcl控制台输入命令：report_timing -max_paths 10 -input_pins -output_pins

2. 时序报告主要包含以下核心内容：

• 时钟信息：显示所有定义的时钟及其参数（周期、占空比、抖动等）；

• 时序路径信息：显示所有时序路径的延迟、建立裕量、保持裕量；

• 时序违规信息：如果存在时序违规，会显示违规路径的详细信息（路径起点、终点、延迟分布、违规裕量等）。

解读时序报告的关键的是关注"Setup Slack"和"Hold Slack"：

• 若所有路径的Setup Slack≥0且Hold Slack≥0，说明时序约束满足，设计可以稳定运行；

• 若存在Setup Slack<0，说明建立时间不满足，需要优化约束或设计；

• 若存在Hold Slack<0，说明保持时间不满足，同样需要优化约束或设计。

16.6.2 常见时序约束问题及解决方法

1. 约束设置错误导致时序报告异常

症状：时序报告中时钟周期显示错误、输入输出延迟为0、时序裕量异常（过大或过小）。

解决方法：检查约束文件（XDC），确认时钟约束的端口、周期、分频/倍频系数是否正确；确认输入输出延迟的计算参数（外部器件延迟、PCB延迟）是否准确；检查是否存在重复约束或约束冲突。

2. 建立时间不满足（Setup Slack<0）

症状：时序报告中显示建立裕量为负数，主要发生在高频设计或组合逻辑复杂的路径中。

解决方法：

• 优化时钟约束：适当降低时钟频率（增加时钟周期），或增加时钟不确定性（预留更多时序裕量）；

• 优化组合逻辑：简化复杂的组合逻辑，将长路径拆分为多个短路径，使用流水线结构；

• 优化布局布线：将相关的逻辑单元（如触发器、LUT）布局在靠近的位置，减少布线延迟；

• 调整输入输出延迟：如果是I/O路径的建立时间不满足，可重新计算输入输出延迟，优化约束参数。

3. 保持时间不满足（Hold Slack<0）

症状：时序报告中显示保持裕量为负数，主要发生在时钟偏斜过大或数据路径延迟过小的场景中。

解决方法：

• 优化时钟树：调整时钟树布局，减少时钟偏斜；

• 增加数据路径延迟：在数据路径中添加多余的组合逻辑（如缓冲器），增加数据传输延迟；

• 调整约束：使用set_clock_uncertainty命令增加保持时间的不确定性，或调整输入输出延迟参数。

16.7 总结：时序约束基础核心要点

时序约束是FPGA设计的基础，也是确保设计稳定运行的关键，核心要点总结如下：

1. 时序约束的本质是向工具传递设计的时序要求，核心目标是确保所有时序路径的建立裕量和保持裕量≥0；

2. 时钟约束是核心，需准确定义时钟的周期、占空比、相位、抖动等参数，多时钟域设计需明确时钟之间的关系；

3. 输入延迟约束需结合外部器件输出延迟、PCB传输延迟和FPGA内部输入缓冲器延迟计算，确保FPGA能正确采样外部输入；

4. 输出延迟约束需结合FPGA内部输出缓冲器延迟、PCB传输延迟和外部器件输入时序参数计算，确保外部器件能正确采样FPGA输出；

5. 约束设置后必须验证时序报告，排查时序违规问题，通过优化约束、逻辑设计、布局布线等方式解决时序问题。

掌握时序约束的基础，是后续学习高频时钟设计、高速接口时序优化、时序收敛失败解决等进阶内容的前提。下一篇文章，我们将讲解高频时钟设计中的多时钟域同步与时序收敛实战方案，敬请关注。