什么是主时钟？
主时钟通常是FPGA器件外部的板级时钟（如晶振、数据传输的同步时钟等）或FPGA的高速收发器输出数据的同步恢复时钟信号等。
约束定义一个主时钟时，必须关联FPGA设计网表中已有的某个时钟节点或引脚。
什么是虚拟时钟？
在一些时序路径中，如一些引脚上的数据信号，其同步时钟只存在于外部芯片，并不存在于FPGA器件内。这种情况下，为了时序分析的需要，也必须定义一个时钟，用于描述数据引脚的外部时钟信号，这个时钟就称为虚拟时钟。
顾名思义，这个时钟并不是实际存在于FPGA器件中的，因此它在定义时无须依附于任何设计中的实际物理节点（不像主时钟约束时必须有实际的端口或者网络相映射）。