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[用D触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电 路，Verilog描述](#用D触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电 路，Verilog描述)
[什么是Clock Jitter和Clock Skew，这两者有什么区别](#什么是Clock Jitter和Clock Skew，这两者有什么区别)
[反相器的速度与哪些因素有关？什么是转换时间（transition time） 和传播延迟（propagation delay）？](#反相器的速度与哪些因素有关？什么是转换时间（transition time） 和传播延迟（propagation delay）？)
[什么是open-drain output？](#什么是open-drain output？)
[画出clock gating cell的原理图](#画出clock gating cell的原理图)
FPGA&ASIC基本开发流程
简述ASIC设计流程，并列举出各部分用到的工具
ASIC开发基本流程
芯片架构，考虑芯片定义、工艺、封装
RTL设计，使用Verilog、System Verilog、VHDL进行描述
功能仿真，理想情况下的仿真
验证，UVM验证方法学、FPGA原型验证
综合，逻辑综合，将描述的RTL代码映射到基本逻辑单元门、触发器上
DFT技术，插入扫描链
等价性检查，使用形式验证技术
STA，静态时序分析
布局规划，保证没有太多的内部交互，避免布线上的拥堵和困扰
时钟树综合，均匀地分配时钟，减少设计中不同部分间的时钟偏移
DRC，设计规则检查
LVS，布线图和原理图进行比较
生成GDSII
这整个流程称为RTL2GDSII，利用GDSII来生产芯片的过程称作流片（Tapeout），以上是一个Fabless公司的简易设 计流程，最后将GDSII送至Foundry生产芯片
简述FPGA的开发流程
FPGA开发基本流程
系统规划，系统功能，功能模块划分
RTL设计，使用Verilog、System Verilog、VHDL进行描述
功能仿真，理想情况下的仿真
综合、编译、布局布线，FPGA厂商自带工具完成
时序仿真，时序分析约束
板级验证
数字电路基础
数制转换
R进制数转换为十进制数：按权展开，相加
十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止
二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然
二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然
逻辑函数及其化简
公式法
卡诺图法
什么是冒险和竞争，如何消除？
下面这个电路，使用了两个逻辑门，一个非门和一个与门，本来在理想情况下F的输出应该是一直稳定的0输出，但是 实际上每个门电路从输入到输出是一定会有时间延迟的，这个时间通常叫做电路的开关延迟。而且制作工艺、门的种 类甚至制造时微小的工艺偏差，都会引起这个开关延迟时间的变化。
实际上如果算上逻辑门的延迟的话，那么F最后就会产生毛刺。信号由于经由不同路径传输达到某一汇合点的时间有 先有后的现象，就称之为竞争，由于竞争现象所引起的电路输出发生瞬间错误的现象，就称之为冒险，FPGA设计中 最简单的避免方法是尽量使用时序逻辑同步输入输出
- 加滤波电容，消除毛刺的影响
- 加选通信号，避开毛刺
- 增加冗余项，消除逻辑冒险
用与非门等设计一个全加法器
MOS逻辑门
与非门：上并下串（上为PMOS，下为NMOS）
或非门：上串下并
反相器
用D触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电 路，Verilog描述
reg Q;
always @(posedge clk or posedge rst)begin
if(rst == 1'b1)
Q <= 1'b0;
else if(set == 1'b1)
Q <= 1'b1;
else
Q <= ~Q;
endASIC中低功耗的设计方法和思路（不适用于FPGA）
- 合理规划芯片的工作模式，通过功耗管理模块控制芯片各模块的Clock，Reset起到控制功耗的目的
- 门控时钟（Clockgateing）：有效降低动态功耗
- 多电压供电：通过控制模块的电压来降低功耗
- 多阈值电压
时序逻辑电路基础
简述建立时间和保持时间，作图说明
建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间
保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间
说明D触发器与Latch的区别
锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态
D触发器对时钟边沿敏感，检测到上升沿或下降沿触发瞬间改变状态。
Difference between Latch and Flip-Flop - VLSI Facts
最小周期计算
Tco：寄存器更新延迟。clock output delay，时钟触发到数据输出的最大延迟时间
最小时钟周期：Tmin = Tco + Tdata + Tsu - Tskew。最快频率Fmax = 1/Tmin
Tskew = Tclkd -- Tclks
什么是Clock Jitter和Clock Skew，这两者有什么区别
时钟抖动（Clock Jitter）：指芯片的某一个给定点上时钟周期发生暂时性变化，使得时钟周期在不同的周期上可能加 长或缩短
时钟偏移（Clock Skew）：是由于布线长度及负载不同引起的，导致同一个时钟信号到达相邻两个时序单元的时间不 一致
区别：Jitter是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。Skew是由不同布线长 度导致的不同路径的时钟上升沿到来的延时不同
什么是亚稳态，产生的原因，如何消除？
亚稳态：是指触发器无法在某个规定时间段内达到一个确定的状态
原因：由于触发器的Tsu和Th不满足，当触发器进入亚稳态，使得无法预测该单元的输出，这种不稳定是会沿信号通 道的各个触发器级联传播
消除：两级或多级寄存器同步。理论上亚稳态不能完全消除，只能降低，一般采用两级触发器同步就可以大大降低亚 稳态发生的概率，再加多级触发器改善不大
同步和异步
同步复位和异步复位的区别
同步复位是复位信号随时钟边沿触发有效。异步复位是复位信号有效和时钟无关
同步逻辑和异步逻辑的区别
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系
同步电路和异步电路区别
同步电路有统一的时钟源，经过PLL分频后的时钟驱动的模块，因为是一个统一的时钟源驱动，所以还是同步电路。 异步电路没有统一的时钟源
跨时钟域处理
谈谈对Retiming技术的理解
Retiming就是重新调整时序，例如电路中遇到复杂的组合逻辑，延迟过大，电路时序不满足，这个时候采用流水线技术，在组合逻辑中插入寄存器加流水线，进行操作，面积换速度思想
数字集成电路
反相器的速度与哪些因素有关？什么是转换时间（transition time） 和传播延迟（propagation delay）？
反相器的速度与哪些因素有关
- 电容（负载电容、自载电容、连线电容）较小，漏端扩散区的面积应尽可能小。输入电容要考虑： （1）Cgs 随 栅压而变化（2）密勒效应（3）自举效应
- 加大晶体管的尺寸（驱动能力），使晶体管的等效导通电阻（输出电阻）较小。但这同时加大自载电容和负载 电容（下一级晶体管的输入电容）
- 提高电源电压，提高电源电压可以降低延时，即用功耗换取性能但超过一定程度后改善有限。电压过高会引起 可靠性问题（氧化层击穿、热电子等）
Transition Time（转换时间）：上升时间：从10%Vdd上升到90%Vdd的时间，下降时间L从90%Vdd下降到10%dd 的时间。上升时间和下降时间统称为Transition Time，也有定义为20%到80%
Propagation Delay（传播延时）：在输入信号变化到50%Vdd到输出信号变化到50%Vdd之间的时间
什么是高阻态
高阻态：电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，可以理解为断路，不被任何东西所驱动，也不驱动任何东西
什么是open-drain output？
Open-Drain Output漏极开路输出，称为OD门，两个OD门并联可以实现线与功能，输出端外接的上拉电阻提高驱动能力
相同面积的cmos与非门和或非门哪个更快？
电子迁移率是空穴的2.5倍（在硅基CMOS工艺中），运算就是用这些大大小小的MOS管驱动后一级的负载电容，翻 转速度和负载大小一级前级驱动能力相关。为了上升延迟和下降延迟相同，PMOS需要做成NMOS两倍多大小
载流子的迁移率，对PMOS而言，载流子是空穴；对NMOS而言，载流子是电子
PMOS采用空穴导电，NMOS采用电子导电，由于PMOS的载流子的迁移率比NMOS的迁移率小，所以，同样尺寸条 件下，PMOS的充电时间要大于NMOS的充电时间长，在互补CMOS电路中，与非门是PMOS管并联，NMOS管串 联，而或非门正好相反，所以，同样尺寸条件下，与非门的速度快，所以，在互补CMOS电路中，优先选择与非门
画出clock gating cell的原理图
(8 封私信) 芯片设计专题（二）------CRG（Clock中的ICG） - 知乎
低功耗设计------Clock Gating详解-CSDN博客
解释一下亚稳态
亚稳态指触发器的输出无法再某个规定时间段内达到一个可以确定的状态，介于0和1之间，如图中的2号小球既可能 回到1状态，也可能达到3状态，亚稳态也是可以传输的，导致逻辑误判系统不稳定。亚稳态有恢复时间。解决亚稳态 的方法
- 降低系统时钟
- 用更快的FF
- 引入同步机制，防止亚稳态传播
- 改善时钟质量
解释一下Latch的建立时间与保持时间
在Latch的输入开关断开和环路开关闭合时，有效的D输入信号在跳变前（建立时间）和跳变后（保持时间）的短时 间内不能发生变化。以保证数据被锁存
