一、什么是 FPGA CP 测试
CP 测试 ： 在整片晶圆还没切割、没封装时，用探针台 + 自动测试设备（ATE），让探针直接扎在芯片裸片（Die）的焊盘上，对每一颗裸片做电性能筛选测试。
对 FPGA 来说，CP 测试比普通 ASIC 更关键，因为 FPGA 内部有：
- 海量 SRAM 配置位（Config Bits）
- 海量可编程开关 / 互联矩阵
- CLB、BRAM、DSP、高速收发器等密集模块
- 任何一个核心单元失效，整片 FPGA 就无法正常编程使用。
二、CP 测试的核心目的
1、筛除坏片，避免浪费封装成本
封装成本很高，CP 先把明显坏片标记（ink 打点），直接废弃，不进入封装。
2、监控晶圆厂工艺良率
看同一 Wafer 上哪些位置失效、失效模式是什么，反馈 Fab 调整工艺。
3、初步验证 FPGA 可编程核心是否可用
重点验证 SRAM 配置阵列、I/O、电源、基础逻辑单元。
4、收集器件参数分布
用于后续分级（速度等级：-1/-2/-3、商用 / 工业级）。
三、CP 测试硬件环境
- 探针台（Prober）：移动晶圆，实现逐颗 Die 测试
- ATE 测试机（Teradyne / Advantest 等）：供电、发向量、采集结果
- 探针卡（Probe Card）：FPGA I/O 极多，一般用垂直探针卡 / MEMS 探针卡
- 温控系统：-40℃ ~ 125℃ 高低温测试
- Wafer Map：记录每颗 Die 好坏，生成晶圆图
四、FPGA CP 测试核心项目（最重要部分）
FPGA 的 CP 不跑复杂用户逻辑，只测底层硬件可靠性，分为四大类：
1. DC 直流参数测试（必测，筛致命失效）
- 电源电流测试
IDD：工作电流
IDDQ：静态漏电流（FPGA 最重要指标之一）
漏电偏大 → 内部短路、栅氧缺陷、SRAM 单元异常。 - I/O 引脚 DC 特性
输入阈值 VIL/VIH
输出电平 VOL/VOH
上 / 下拉电阻
引脚漏电流、开路 / 短路测试 - 核心电压域漏电
检查内核逻辑、SRAM 阵列、互联开关是否漏电。
2. AC 交流 / 时序测试
不做完整时序校准，只做基础功能与时序筛查：
- 时钟网络连通性、抖动
- 配置接口（JTAG / SPI）读写时序
- I/O 翻转速度
- 关键路径延迟筛查
- 高速收发器（GTX/GTH/GTY）初步连通性
3. 功能测试（FPGA 重点中的重点）
因为 FPGA 逻辑规模极大，不可能穷举，CP 阶段主要依靠 BIST（Built-in Self Test）：
- CLB 测试：LUT + 触发器功能
- BRAM / DSP 硬核基本功能
- JTAG 边界扫描测试（IEEE 1149.1）
- 全局时钟网络测试
4. FPGA 专属 CP 测试项（与 ASIC 最大区别）
这部分是 FPGA 必须加测的，直接决定芯片能不能 "可编程"：
1、SRAM 配置位阵列读写测试
写入数据 → 读出比对 → 检查是否有坏位
FPGA 配置位动辄几百万～几千万，1 个 config bit 失效就可能废掉整片。
2、可编程互联开关连通性测试
测试开关矩阵是否开路 / 粘连。
3、部分可重配置（PR）基础通路检查
4、电压 / 温度边际测试（Margining Test）
电压 ±10% 波动下是否仍能正常配置。
五、典型 CP 测试流程
1、晶圆上料、真空吸附固定
2、温控到目标温度（室温 / 低温 / 高温）
3、探针台移动 → 探针扎入 Die 焊盘
4、ATE 加载测试程序
5、依次执行：DC → AC → BIST → Config 阵列测试
6、判定 Pass/Fail
7、坏片在 Wafer Map 标记，部分产线会喷墨打点（Ink）
8、自动跳到下一颗 Die，重复直到整片晶圆测完
六、CP 测试常见失效模式（FPGA 特有）
- SRAM 配置单元 stuck-0/stuck-1（最常见）
- 可编程开关开路 / 短路
- I/O 焊盘开路或对 GND/VCC 短路
- 电源轨短路（内核电 / IO 电）
- 金属互联桥接（FPGA 金属层极多，易发）
- 时序不满足，无法正常配置
七、CP 与 FT（Final Test）的区别
| 项目 | CP 测试 | FT 测试 |
|---|---|---|
| 测试对象 | 晶圆裸片 | 已封装成品 |
| 测试深度 | 基础电性能 + 核心 BIST | 全功能、全速、全温度、全接口 |
| 目的 | 筛坏片、监控工艺 | 最终出货质量保证 |
| FPGA 重点 | SRAM 配置位、漏电、基础连通 | 完整编程、高速接口、可靠性 |
| 环境 | 探针接触，易噪声 | 封装稳定，可做严苛老化 |
八、FPGA CP 测试的行业关键点
1、SRAM 占比极高，CP 良率对工艺极其敏感
2、高端 FPGA 会内置冗余配置位 / 冗余 CLB，CP 测到小缺陷可自动切换冗余，提升良率
3、CP 数据会用于速度 binning（-1C /-2 /-3 等级）
4、探针卡必须非常稳定，否则会损伤焊盘，影响后续封装