TDC相关的一些方法

gaoxcv2026-04-21 11:12

1 进位链抽头 TDC：开始信号进入 D管脚，结束信号进CLK管脚锁存

2 游标法TDC：开始进入D管脚，结束信号经过更小延迟的延迟线后进入CLK管脚锁存，不走CLK专用走线

3 充放电放大法TDC：高速充电慢速放电扩大可测量时间

https://m.elecfans.com/article/596600.html

TDC校准的方法

1 码密度法：异步clk随机打入，统计各级落入点的占比，用总时间x占比得到每级准确的时间

2 参考时钟法：用参考时钟的固定clk去截取延时链的级数，周期÷级数得到每级延时。

3 环形振荡法：将延时链首尾相接并取反，生成振铃，用频率计测得振铃频率，可以得到总延时

鉴相器方案：

1 用异或门直接异或，只能判断有无区别

2 双d触发器法， up=1 加快速度，与逻辑复位，测试信号置1，只有当测试信号相位超前时才会有置一动作；

down=1减慢速度，与逻辑复位，反馈信号置1，只有当反馈信号相位超前时才会有置一动作；

复制代码

verilog
module pfd (
    input   wire    ref_clk,   // 参考时钟
    input   wire    fb_clk,    // 反馈时钟
    output  reg     up,        // 超前信号
    output  reg     dn         // 滞后信号
);

wire rst_n = ~(up & dn);  // 与门复位

always @(posedge ref_clk or negedge rst_n) begin
    if(!rst_n) up <= 1'b0;
    else       up <= 1'b1;
end

always @(posedge fb_clk or negedge rst_n) begin
    if(!rst_n) dn <= 1'b0;
    else       dn <= 1'b1;
end

endmodule

3 用TDC测试差异