从零开始做Verilog实验--01--4位计数器

做verilog实验的第一天，目标是掌握FPGA

counter4.v:

module counter4(
    
    input clk                   ,
    input rst                   ,
    output reg cnt

    );
    
    always @(posedge clk)begin
            if(!rst)
                cnt <= 0;
            else
                cnt <= cnt+1;
    
    end
endmodule

测试文件counter4_tb.v:

`timescale 1ns / 1ps

module counter4_tb;
    reg clk                 ;
    reg rst                 ;
    wire cnt              ;
    
    parameter DELAY = 100;
    
   counter4 u_counter4(
   
   .clk (clk),
   .rst (rst),
   .cnt(cnt)
   
   
   )  ;
    
    always #(DELAY/2) clk = ~clk;
    
    initial begin
    
               clk=0;rst=0;
        #DELAY rst =1'b1;
        #(DELAY+20) $finish;
    end
    
    
endmodule

原理图：

仿真截图：

测试结果：成功。仿真时间是220ns，计数器计数为1

延长仿真时间计数增多。