CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）是一种基于乘积项（Product-Term）结构 的、集成了大量可编程逻辑宏单元和可编程互连资源的半导体器件。它本质上是一种由用户通过硬件描述语言（如VHDL或Verilog）编程来定义其内部逻辑功能和互连关系的数字集成电路。
CPLD的基本电路原理
CPLD的核心结构基于与或阵列（AND-OR Array），其基本组成单元和工作原理如下表所示：
| 核心组件 | 功能描述 |
|---|---|
| 可编程逻辑宏单元（Logic Macrocell, LMC） | 这是CPLD的基本逻辑单元，通常包含一个可编程的与阵列（实现组合逻辑） 、一个或门 以及一个可配置的触发器（D/T/JK/SR）。宏单元可以实现组合逻辑（如译码器）或时序逻辑（如计数器、状态机）。 |
| 可编程互连阵列（Programmable Interconnect Array, PIA） | 这是一个全局的、确定延时的布线资源池。所有宏单元的输入/输出都连接到PIA，PIA再根据编程信息将这些信号连接到目标宏单元的输入端。这种集中式布线结构使得CPLD的时序特性（如引脚到引脚的延迟）可预测且一致。 |
| I/O控制块（I/O Control Blocks） | 管理器件引脚的功能，可配置为输入、输出或双向端口，并通常包含三态控制、上拉/下拉电阻设置等功能。 |
| JTAG接口 | 用于在系统编程（ISP），允许CPLD在焊接到电路板后，直接通过标准的JTAG接口更新内部逻辑，极大方便了调试和升级。 |
一个典型的CPLD工作原理是：用户编写的硬件描述语言代码，经过综合（Synthesis） 工具，被映射为针对特定CPLD器件的网表（Netlist） 。这个网表描述了如何配置每个宏单元中的与阵列（生成特定的乘积项）、如何配置触发器（如时钟边沿、复位方式），以及如何通过PIA连接各个宏单元。最终，布局布线（Place & Route） 工具生成一个包含所有配置信息的编程文件（如JEDEC文件），通过JTAG接口烧录到CPLD的非易失性存储器（通常是EEPROM或Flash）中，从而固化用户定义的电路功能。
CPLD的主要用途和应用场景
与FPGA相比，CPLD的逻辑容量相对较小（通常等效于几千到几万个逻辑门） ，但具有上电即运行、非易失性存储、确定性延时、高抗干扰性等特点。因此，它非常适合应用于以下领域：
- 接口逻辑转换与粘合逻辑（Glue Logic）
这是CPLD最经典的应用。在复杂的系统中，不同芯片（如CPU、存储器、外设）之间的接口电平和时序可能不匹配。CPLD可以灵活地实现电平转换、总线协议桥接（如将并行总线转换为SPI/I2C）、地址译码、多路复用/解复用等"粘合"功能。
vhdl
-- VHDL示例：一个简单的地址译码器，用于为不同的外设芯片生成片选信号
library ieee;
use ieee.std_logic_1164.all;
entity address_decoder is
Port ( addr : in std_logic_vector (15 downto 0);
cs_ram : out std_logic;
cs_rom : out std_logic;
cs_io : out std_logic);
end address_decoder;
architecture Behavioral of address_decoder is
begin
cs_ram <= '1' when addr(15 downto 12) = "0000" else '0'; -- 地址0x0000-0x0FFF选通RAM
cs_rom <= '1' when addr(15 downto 12) = "0001" else '0'; -- 地址0x1000-0x1FFF选通ROM
cs_io <= '1' when addr(15 downto 12) = "0010" else '0'; -- 地址0x2000-0x2FFF选通IO
end Behavioral;- 系统控制和状态机实现
CPLD非常适合实现复杂度中等的有限状态机（FSM），用于控制系统的上电时序、模式切换、故障管理等。其确定的时序特性保证了状态机运行的可靠性。
verilog
// Verilog示例：一个简单的交通灯控制器状态机片段
module traffic_light_fsm (
input clk, rst_n,
output reg [1:0] main_road, // 00:红, 01:黄, 10:绿
output reg [1:0] side_road
);
parameter S_MAIN_GREEN = 2'b00, S_MAIN_YELLOW = 2'b01, S_SIDE_GREEN = 2'b10, S_SIDE_YELLOW = 2'b11;
reg [1:0] current_state, next_state;
reg [31:0] timer;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) current_state <= S_MAIN_GREEN;
else current_state <= next_state;
end
always @(*) begin // 状态转移逻辑
case (current_state)
S_MAIN_GREEN: next_state = (timer >= 30) ? S_MAIN_YELLOW : S_MAIN_GREEN;
S_MAIN_YELLOW: next_state = (timer >= 5) ? S_SIDE_GREEN : S_MAIN_YELLOW;
// ... 其他状态转移
default: next_state = S_MAIN_GREEN;
endcase
end
// ... 输出逻辑和计时器控制逻辑
endmodule- 时钟管理与信号处理
CPLD可以用于生成、分频、移相和切换多个时钟信号。此外，它也能实现一些简单的数字信号处理功能，如脉冲整形、延时、脉宽调制（PWM）和特定编码/解码（如曼彻斯特编码）。
- 时钟分频：例如，将一个高频系统时钟分频为多个低频时钟供不同模块使用 。
- 可调窄脉冲信号发生器：结合高速门电路（如LVPECL），CPLD可以产生脉宽在纳秒甚至皮秒级别可精确调节的窄脉冲信号，应用于超宽带通信、激光雷达、时间测量等领域 。其设计核心是利用CPLD内部的可编程延时单元或计数器来精确控制脉冲宽度。
- 时统信号处理 ：在火控、雷达等同步要求高的系统中，CPLD可用于对外部时统信号进行检测、同步、延时和脉宽调整 。相比传统的单稳态集成电路方案，CPLD方案通过编程实现，具有更高的精度、灵活性和可靠性，并能集成抗干扰的差分发送接收逻辑 。
- 在嵌入式系统中的角色
在ARM+DSP+CPLD架构的开发板中，CPLD扮演着"智能管家"的角色 。
- 对ARM/DSP：CPLD扩展了处理器的GPIO数量，实现复杂的接口逻辑转换，管理外围芯片的片选和读写时序，甚至实现一些对实时性要求高的预处理逻辑，减轻主处理器的负担。
- 对外设：CPLD统一管理各种传感器、执行器、显示接口的底层驱动逻辑，使得主处理器可以通过简单的寄存器读写来操控复杂的外设。
总结
CPLD是一种通过编程定义硬件逻辑的半导体器件，其核心是基于乘积项的可编程结构。它的主要优势在于非易失性、上电即用、时序确定和接口灵活 。主要用途集中在接口桥接、系统控制、时钟管理和作为复杂嵌入式系统的辅助逻辑单元。在选择CPLD时，通常考虑其逻辑容量、I/O数量、速度等级和封装形式。开发流程主要包括设计输入（VHDL/Verilog）、功能仿真、综合、布局布线、时序仿真和JTAG编程下载。