接上期：《Altium Designer 2024 PCB高级功能：BGA扇出》
上期我们拆解了AD2024原生BGA一键扇出、自定义扇出策略、阻抗匹配优化技巧，绝大多数PCB返工、BGA虚焊、量产良率低，根本不是布线手艺问题，而是不分Pitch尺寸混用统一设计规则！
FPGA、SOC、高速MCU迭代提速，BGA引脚密度暴涨，Pitch从1.27mm主流，压缩至0.8mm、0.5mm，现如今高端算力芯片直接用到0.35mm超细间距。不同Pitch对应的焊盘、过孔、线宽、阻焊、层叠规则完全不互通，错一项直接翻车：改版烧钱、量产报废、高速信号误码。
本期深度适配AD2024新版本内核，剔除老旧版本无效操作，按大/中/小/超细4档Pitch分级，拆解硬性设计规范、一键规则配置、实景布线实操、量产避坑要点，给到工程师可直接复制的DRC参数模板，零基础也能一次性跑通BGA高密度布线。
一、硬件工程师必懂：BGA Pitch核心定义
很多新手混淆Ball Pitch与Pad Pitch，也是DRC报错第一元凶：
（1）BGA Pitch：相邻两颗锡球中心间距，芯片手册唯一标准参数，而非PCB焊盘间距
（2）Pad偏移误差：AD封装绘制偏移＞3%，超细Pitch焊接直接连锡
（3）临界阈值：行业公认0.65mm是BGA设计分水岭，高于0.65mm常规工艺即可，低于0.65mm必须进阶制程+专属布线规则
行业4级Pitch分级+制程底线
结合PCB厂IPC-2221 Class2/3量产标准，整理适配国内主流板厂（嘉立创、深南、兴森）工艺极限，拒绝理论参数：
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| Pitch档位 | 间距尺寸 | PCB制程要求 | AD设计难度 | 常用器件 |
| 大间距BGA | ≥1.0mm | 常规FR4、普通机械钻孔 | ⭐极简 | 老款MCU、电源BGA、低速通信芯片 |
| 中间距BGA | 0.65~0.8mm | 精细化走线、常规阻焊 | ⭐⭐简单 | 通用FPGA、工业SOC、千兆网主控 |
| 小间距BGA | 0.4~0.55mm | 阻焊开窗缩小、微孔工艺、阻焊补强 | ⭐⭐⭐中等 | 国产中端FPGA、车载主控、图像ISP |
| 超细BGA | ≤0.35mm | 激光钻孔、Via-in-pad填铜、阻焊掩膜工艺 | ⭐⭐⭐⭐⭐高难度 | AI算力芯片、高端FPGA、手机SOC |
硬核避坑：AD2023及旧版本DRC引擎精度不足，0.4mm以下Pitch会漏检相邻焊盘短路；AD2024重构间距检测内核，默认开启微米级校验，高密度BGA必须升级2024版本！
二、不同Pitch硬性设计要求
1、BGA Pitch 1mm
（1）设计参数
Pitch 间距：1mm；
Via大小：8/16mil、10/20mil、0.3/0.5mm；
走线线宽：阻抗线宽5~6mil。
（2）设计要点
① 扇出设置：线宽、间距、过孔规则；
② 创建Class，模块化布线；
③ 先从BGA引出线，再优化走线；
④ 1mm间距的BGA两个焊盘间能过一根线，可以通过添加层布线；
⑤ 相同网络最多两个焊盘共用一个过孔。
2、BGA Pitch 0.8mm
（1）设计参数
Pitch间距：0.8mm；
Via大小：8/16mil、10/18mil、0.2/0.4mm；
走线线宽：阻抗线宽4~5mil
（2）设计要点
- 扇出设置：线宽、间距、过孔规则；
- 创建Class，模块化布线；
- 先从BGA引出线，再优化走线；
- 0.8mm间距的BGA两个焊盘间能过一根线，可以通过添加层布线。
3、BGA Pitch 0.65mm
（1）设计参数
Pitch间距：0.65mm；
Via大小：0.2/0.35mm；
走线线宽：阻抗线宽0.1mm
（2）设计要点
0.65mm BGA两个管脚之间恰好只能通过0.1mm线宽的走线。
4、BGA Pitch 0.5mm
（1）设计参数
Pitch间距：0.5mm；
Via大小：盲孔4/10mil、埋孔8/16mil、10/16mil、0.2/0.4mm、0.2/0.35mm等；
走线线宽：阻抗线宽3~6mil
（2）设计要点
- 理解盲孔、埋孔，知道如何设置；
- 盲孔、埋孔可以打在焊盘的中心。
三 、工程师高频翻车5大案例
Case1：0.5mm Pitch复用1.0mm过孔
现象：DRC不报错、量产连锡短路；原因：AD旧版过孔阻焊间距漏检；方案：绑定Pitch阈值，自动锁定微孔尺寸
Case2：全局统一圆形焊盘
现象：超细Pitch布线空间不足；原因：圆形焊盘占用空间最大；方案：0.5mm以下切换椭圆形非对称焊盘，布线通过率提升35%
Case3：内层表层焊盘同尺寸
现象：压合偏移、开路；原因：PCB压合缩放误差；方案：内层焊盘放大10%，表层缩小防短路
Case4：超细BGA放置丝印
现象：回流焊偏移虚焊；方案：AD2024设置BGA区域丝印避让规则，一键屏蔽字符
Case5：不分Pitch阻抗复用
现象：高速DDR误码；原因：间距不同介电常数偏差；方案：按Pitch分段阻抗规则，不要一套阻抗跑完所有BGA
四 、预告
《Altium Designer 2024 PCB高级功能：蛇形线的等长设计》
BGA布线收尾最大难题：DDR、PCIE、MIPI高速等长！很多工程师只会手动拉蛇形线，延时不准、阻抗崩坏、走线耦合串扰。
之后会拆解AD2024原生等长引擎、差分对内&组间等长阈值、蛇形线角度/振幅避坑、BGA高速引脚专属等长技巧，彻底解决高速时序报错，敬请关注！