目录
[1. Mipi D PHY概述](#1. Mipi D PHY概述)
[1.1. Mipi概述](#1.1. Mipi概述)
[1.2. Mipi D PHY概述](#1.2. Mipi D PHY概述)
[2. Mipi D PHY工作原理](#2. Mipi D PHY工作原理)
[2.1. Mipi D PHY核心架构](#2.1. Mipi D PHY核心架构)
[2.2. Mipi D PHY编码方式](#2.2. Mipi D PHY编码方式)
[3. Mipi D PHY工作状态](#3. Mipi D PHY工作状态)
[3.1. HS 与 LP 模式 Lane 状态和线路电平](#3.1. HS 与 LP 模式 Lane 状态和线路电平)
[3.2. ALP模式Lane 状态和线路电平](#3.2. ALP模式Lane 状态和线路电平)
[4. Mipi D PHY高速数据传输](#4. Mipi D PHY高速数据传输)
[4.1. 前向时钟模式（FCM）下的高速数据传输](#4.1. 前向时钟模式（FCM）下的高速数据传输)
[4.2. 嵌入式时钟模式（ECM）下的高速数据传输](#4.2. 嵌入式时钟模式（ECM）下的高速数据传输)
1. Mipi D PHY概述
1.1. Mipi概述
MIPI（Mobile Industry Processor Interface），即移动产业处理器接口，是由MIPI联盟（Mobile Industry Processor Interface Alliance）制定的一系列接口标准，主要用于移动设备和嵌入式系统中的高速通信。联盟由2003年成立，发展至今涵盖了手机，平板，车载互联等多种多媒体设备的传输接口标准规范。我们常见的物理层规范有D-PHY，C-PHY，M-PHY，A-PHY等等。
各物理层规范应用场景如下：
| 应用场景 | 应用层接口 | 协议层规范 | 物理层选项 |
|---|---|---|---|
| 摄像头 | CSI (Camera Serial Interface) | CSI-2、CCI | A-PHY / C-PHY / D-PHY / CMOS I/O |
| 显示屏 | DSI (Display Serial Interface) | DSI/DSI-2 | A-PHY / C-PHY / D-PHY / CMOS I/O |
| 触控 | - | AL for I3C | CMOS I/O |
| 存储 | UFS (Universal Flash Storage) | UniPro | M-PHY |
| 音频 | SLIMbus / SoundWire | 对应协议层 | CMOS I/O |
1.2. Mipi D PHY概述
D-PHY是一种针对相机和显示应用的物理层（Physical Layer）。对应相机和显示应用的协议层分别是相机系列接口(CSI-2) 和显示串行接口 (DSI)。D-PHY设计目标是短到中等范围的应用。历经几代，从最初的v1.0逐步发展到在2023年发布的v3.5。
MIPI D-PHY 完整版本演进路线如下：
| 版本 | 发布时间 | 标准通道速率 (Gbps/Lane) | 短通道速率 (Gbps/Lane) | 核心新增特性 | 配套协议 |
|---|---|---|---|---|---|
| v1.0 | 2009 Q4 | 1 | - | 基础 D-PHY 架构、HS 反向模式 | CSI-2 (早期版本) |
| v1.1 | 2011 Q4 | 1.5 | - | 增加 RCLK 抖动规范 | CSI-2 |
| v1.2 | 2014 Q3 | 2.5 | - | 增加校准功能 | CSI-2 v1.2/v1.3 / DSI-2 v1.1/v1.0 |
| v2.0 | 2016 Q1 | 4.5 | - | 基础去加重、未端接模式、4m 通道支持、16/32-bit PPI、光互连 | CSI-2 v2.0 / DSI-2 v2.0 |
| v2.1 | 2017 Q1 | 4.5 | 6.5 | LVLP 低幅度模式、PHY 生成包分隔符 | CSI-2 v2.0 |
| v2.5 | 2019 Q3 | 4.5 | 6.5 | 交替低功耗模式、快速 Lane 切换 | CSI-2 v3.0 |
| v3.0 | 2021 Q3 | 9 | 11 | 接收端均衡、完善低功耗特性 | CSI-2 v4.0 / DSI-2 v2.0 |
| v3.5 FC | - | 9 | 11 | 维持 v3.0 速率，优化兼容性 | DSI-2 v2.1 |
| v3.5 EC (可选) | - | 9 (多频段 B1-B4) | 11 | 新增多频段支持，部分旧功能可选移除 | DSI-2 v2.1 |
| v4.0 EC (暂定) | - | TBD | TBD | 速率进一步提升，功能持续优化 | DSI-2 v3.0 |
2. Mipi D PHY工作原理
2.1. Mipi D PHY核心架构
一个 PHY 配置包含一个时钟 Lane 模块和一个或多个数据 Lane 模块。每个 PHY Lane 模块通过两条线路，与 Lane 互连另一端的互补部分进行通信。
-
TX 侧：LP-TX（低功耗发送器）、HS-TX（高速发送器）、ALP-ED（可选的 ALP 退出检测器）；
-
RX 侧：HS-RX（高速接收器，带终端电阻 RT）、LP-RX（低功耗接收器）、LP-CD（低功耗载波检测器）；
-
核心控制单元为 Lane Control and Interface Logic，统一管理所有功能单元）；
Lane 的本质：D-PHY 的基本传输单元，分为时钟 Lane 和数据 Lane，均为差分结构（Dp/Dn），同时支持高速（HS）和低功耗（LP）两种工作模式。
-
HS 模式：差分信号、低摆幅、高带宽，用于高速数据传输；
-
LP 模式：单端信号、高摆幅、低功耗，用于控制命令和链路状态管理；
每个 Lane 模块包含：
-
一个或多个差分高速（HS）功能单元：同时使用两条互连线进行通信；
-
一个或多个单端低功耗（LP）功能单元：分别在每条互连线工作；
-
控制与接口逻辑单元；
-
可选的低功耗低速 ALP 退出检测器（ALP-ED）；
高速信号采用低电压摆幅（例如 200mV），而低功耗信号采用大摆幅（例如 1.2V）。高速功能单元主要用于高速数据传输和 ALP 通信；低功耗功能单元主要用于控制，也可用于其他可选场景。所有 I/O 功能均由 Lane 控制与接口逻辑单元管理，该单元与协议层交互，并决定 Lane 模块的整体工作状态。
PPI 接口的作用：它是 PHY 层与协议层之间的桥梁，上层协议无需关心底层 Lane 的数量和状态，只需通过统一的 APPI 接口进行数据收发，降低了协议层的复杂度。
2.2. Mipi D PHY编码方式
在传统 D-PHY 中，时钟和数据是分开传输的（前向时钟模式），但在引脚资源紧张的场景下，D-PHY v3.5 引入了嵌入式时钟模式：
-
时钟不再单独传输，而是通过数据编码隐含在差分信号中；
-
接收端通过 CDR（时钟数据恢复）电路从数据中恢复时钟；
-
实现 "无专用时钟 Lane" 的传输，原时钟 Lane 可复用为数据 Lane，提升带宽利用率；
-
128b/132b 就是这种模式下的专用线路编码；
| 模式 | 时钟方式 | 编码 | 优势 | 劣势 |
|---|---|---|---|---|
| 前向时钟模式 | 专用时钟 Lane | 无强制编码 | 时序稳定，实现简单 | 引脚占用多，带宽固定 |
| 嵌入式时钟模式 | 数据隐含时钟 | 128b/132b | 引脚复用，带宽利用率高 | 需 CDR 电路，实现复杂度高 |
Mipi D PHY V3.2引入了嵌入式时钟模式，编码方式使用128b/132b：每个传输块固定为 132 bit。
| 字段 | 长度 | 位置 | 作用 | 编码规则 |
|---|---|---|---|---|
| Header | 4 bit | 块尾 | 负载类型识别 + 单比特纠错 | 控制负载：4'b0011数据负载：4'b1100 |
| Payload | 128 bit | 块头 | 承载协议层数据 | 加扰处理后传输 |
| 合计 | 132 bit | - | 完整传输块 | 固定格式，无额外开销 |
3. Mipi D PHY工作状态
发送器通过驱动特定的线路电平来决定 Lane 状态。链路可采用两种传输方案之一，具体由使用的线路电平定义：
-
主传输方案：高速（HS）差分信号 + 低功耗（LP）模式单端信号；
-
可选辅助传输方案：HS 差分信号 + 交替低功耗（ALP）模式（额外包含一种特殊 Lane 状态，即两条线同时拉到地）；
3.1. HS 与 LP 模式 Lane 状态和线路电平
- Lane工作状态：正常工作时，Lane 由 HS-TX 或 LP-TX 驱动：
-
HS-TX 始终以差分方式驱动 Lane；
-
两个 LP-TX 独立、单端驱动 Lane 的两条线路。
这对应2 种 HS Lane 状态和4 种 LP Lane 状态。HS 状态为 Differential-0 和 Differential-1；LP 状态的定义取决于工作模式。LP 接收器应始终将两种 HS 差分状态解释为LP-00；
| 状态类型 | 状态码 | 核心用途 |
|---|---|---|
| HS 状态 | HS-0 / HS-1 | 高速数据传输，对应差分逻辑 0/1 |
| LP 状态 | LP-00 | 桥接（Bridge）/ 空间（Space），模式切换过渡 |
| LP 状态 | LP-01 | 请求进入高速模式（HS-Rqst）/ Escape 模式下的 Mark-0 |
| LP 状态 | LP-10 | 请求进入低功耗模式（LP-Rqst）/ Escape 模式下的 Mark-1 |
| LP 状态 | LP-11 | Stop 状态，链路空闲 / 复位状态 |
- 工作模式的电平差异：
-
HS 模式：差分信号，低摆幅（典型 200mV）、低共模电平，用于高速数据传输；
-
LP 模式：单端信号，高摆幅（典型 1.2V），用于链路控制、状态切换和低功耗待机；
-
LP 接收器会将 HS 差分信号统一识别为
LP-00，避免高速传输时误触发低功耗状态；
3.2. ALP模式Lane 状态和线路电平
ALP（Alternate Low-Power，交替低功耗）模式采用与 HS 模式相同的低电压电平，替代了传统 LP 模式的高摆幅电平。ALP 模式还定义了一种待机状态：Lane 的两条线路同时接地，该状态称为ALP-00，可进一步逻辑区分为 ALP Stop 或 ALP ULPS（超低功耗状态）。
- ALP模式Lane工作状态：
-
LP Stop 与 ALP ULPS 的电平关系：VDP=VDN~0V，差分电压VOD~0V；
-
关键特性：ALP-01 和 ALP-10 的线路电平，分别与未端接的 HS-0 和 HS-1 完全相同；
| 状态码 | 电平特征 | 核心用途 |
|---|---|---|
| ALP-00 | Dp/Dn 均为低电平（接地） | 待机 / 低功耗状态，可作为 Stop 或 ULPS 状态 |
| ALP-01 | Dp 低、Dn 高 | 唤醒（Wake）信号，通知接收端退出低功耗状态 |
| ALP-10 | Dp 高、Dn 低 | 突发结束（End of Burst）信号，通知接收端高速传输结束 |
- 工作模式的电平差异：
-
HS 信号：低摆幅差分信号，共模电平约 200mV；
-
ALP 信号：采用与 HS 相同的低摆幅电平，分为 ALP-00（双端接地）、ALP-01、ALP-10 三种状态；
-
标注了 HS 最大共模电平VOHHS（max）和 ALP 最大输出电平VOHALP（max）；
- 与传统LP模式关键差异
| 特性 | 传统 LP 模式 | ALP 模式 |
|---|---|---|
| 信号电平 | 高摆幅（典型 1.2V），与 HS 电平差异大 | 低摆幅，与 HS 电平相同 |
| 模式切换 | 电平跳变大，功耗和 EMI 开销高 | 电平跳变小，切换更平滑，功耗更低 |
| 电路设计 | 需独立的 LP 发送器 / 接收器 | 可复用 HS 收发器电路，降低硬件复杂度 |
4. Mipi D PHY高速数据传输
4.1. 前向时钟模式（FCM）下的高速数据传输
高速数据传输以突发（Burst） 形式进行。为辅助接收端同步，发送端会在数据突发前后添加前导序列（Leader）和尾序列（Trailer），这些序列仅在传输线路上存在，接收端会将其剔除。
传输从 Stop 状态开始，并以 Stop 状态结束。突发间隙期间，数据 Lane 保持在 Stop 状态（除非收到 Turnaround 或 Escape 请求）。在高速数据突发期间，时钟 Lane 始终处于高速模式，为接收端提供时钟信号.
- FCM模式传输启动序列：
| 发送端（TX Side） | 接收端（RX Side） |
|---|---|
| 驱动 Stop 状态（LP-11） | 观测到 Stop 状态 |
驱动 HS-Rqst 状态（LP-01），持续时间T_LPX |
观测到线路从 LP-11 过渡到 LP-01 |
驱动 Bridge 状态（LP-00），持续时间T_HS-PREPARE |
观测到线路从 LP-01 过渡到 LP-00，在时间T0-TERM-EN后启用线路终端匹配 |
| 同时启用高速驱动器、禁用低功耗驱动器 | - |
驱动 HS-0 状态，持续时间T_HS-ZERO |
启用 HS-RX，并等待定时器T_HS-SETTLE超时，以消除过渡效应 |
| - | 开始搜索 Leader 序列 |
在上升沿时钟边沿插入 HS 同步序列00011101 |
- |
| - | 识别到 Leader 序列011101后完成同步 |
| 继续发送高速有效载荷数据 | - |
| - | 接收有效载荷数据 |
- FCM传输结束序列：
| 发送端（TX Side） | 接收端（RX Side） |
|---|---|
| 完成有效载荷数据传输 | 接收有效载荷数据 |
在最后一个有效载荷比特后立即翻转差分状态，并保持该状态持续时间 T_HS-TRAIL |
- |
禁用 HS-TX、启用 LP-TX，并驱动 Stop 状态（LP-11）持续时间 T_HS-EXIT |
检测到线路离开 LP-00 状态并进入 Stop 状态（LP-11），禁用终端匹配 |
| - | 忽略最后 T_HS-SKIP 时间段内的比特，以屏蔽过渡效应 |
| - | 检测有效数据中的最后一次跳变，确定最后一个有效数据字节，并跳过尾序列 |
4.2. 嵌入式时钟模式（ECM）下的高速数据传输
在发送端与接收端成功完成链路初始化与初始训练后，即可在全局操作流程的任意时刻发起 ECM 模式下的高速数据突发传输。
- ECM模式下信号传输流程：
-
启动（ECM-SoT）：执行 ECM 传输启动流程，随后发送 ECM 训练序列；
-
同步：接收端 CDR 通过训练序列锁定时钟频率与相位；
-
数据传输：发送
Start of Packet (STP)控制码，随后传输 128b/132b 编码的高速数据； -
结束（ECM-EoT）：发送
End of Packet (EDP)控制码通知传输结束，随后执行 ECM 传输结束流程，回到 Stop 状态；
- ECM训练序列参数：
| 参数 | 比特模式 | 最小块数（132-bit） | 最小 UI 数 | CDR 跟踪容差 | |
|---|---|---|---|---|---|
| % | PPM | ||||
T_HS-TRAIN-LONG |
b01010101... |
40 | 5280 | ±2.5% | 25,000 |
T_HS-TRAIN-SHORT |
b01010101... |
25 | 3300 | ±1.0% | 10,000 |
T_HS-TRAIN-LONG |
PRBS9 | 20×40 | 20×5280 | ±2.5% | 25,000 |
T_HS-TRAIN-SHORT |
PRBS9 | 20×25 | 20×3300 | ±1.0% | 10,000 |
- ECM传输结束序列
| 发送端（TX Side） | 接收端（RX Side） |
|---|---|
| 完成编码有效载荷数据传输 | 接收并解码有效载荷数据 |
发送EDP控制码 |
检测到EDP控制码，确定有效载荷传输结束 |
禁用 HS-TX、启用 LP-TX，并驱动 Stop 状态（LP-11）持续时间 T_HS-EXIT |
检测到线路离开 LP-00 状态并进入 Stop 状态（LP-11），禁用终端匹配 |