7系器件GTP架构概述：
7系器件收发器架构特性如下图，该节主要看GTP一栏，其中带x的为收发器支持的特性：
下图为xc7a100t内部的GT收发器布局：
上图中，GTPE2_CHANNEL是实例化一个GTP收发通道的原语的名称，
GTPE2_COMMON是实例化两个PLL（PLL0、PLL1）的原语的名称，
4个GTPE2_CHANNEL原语和一个GTPE2_COMMON原语组成一个GTP Quad；
再加上Quad外围的一些时钟组件、IO组件、配置组件、协议逻辑等，组成GTP的收发器；
GTP Quad结构如下图：
从图中可以看到，GTPE2_COMMON含两个PLL，PLL给收发通道提供时钟，所以COMMON是必须例化的，1个GTPE2_CHANNEL收发通道包含1个接收发器RX和1个发送器TX；REFCLK Distribution为参考时钟分配，可从下方输入的两个参考时钟中选择一个给GTPE2_COMMON使用；
GTPE2_CHANNEL收发通道结构如下图：
上图中，收发通道分为上半的TX发送器和下半的RX接收器，
收发器，分为PCS和PMA两部分，
发送器分为TX PCS、TX PMA，接收器分为RX PCS、RX PMA，
PMA（Physical Medium Attachmen，物理介质连接子层）为物理层子层之一，直接连接到外部模拟端，处理高速串行信号，实现串并/并串、预加重/去加重、CDR、接收均衡等等，实现从外部模拟域高速串行比特波形，到内部PMA数字域并行数据的转换与连接；
PCS（Physical Coding Sublayer，物理编码子层）为物理层子层之一，PCS连接PMA到FPGA内部逻辑接口，处理并行数据，实现编码/解码、加扰/解扰、字对齐等等，实现从PMA处用于高速传输被各种编码加扰等复杂并行数据，到FPGA内部逻辑接口处实际有效可用的数据的转换与连接；
收发器架构中的实现子模块后续将逐个学习；
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