芯片设计中的ECO

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ECO:全称：Engineering Change Order（工程变更指令/工程更改单）。

在芯片设计中的核心含义：在设计的后期阶段（通常是RTL冻结后，甚至是在综合、布局布线之后），为了修复bug、优化时序、功耗或增加小功能而进行的小规模设计修改。

分类：

在实际芯片开发流程中，ECO分为前端（Functional/RTL ECO）和后端（Physical/Netlist ECO）。

*前端ECO (Functional ECO / RTL ECO)*：修改RTL代码（Verilog/SystemVerilog），更新仿真模型，确保功能正确。

*后端ECO (Physical ECO / Netlist ECO)*：在网表（Netlist）级别直接修改门级网表，不重新跑完整的综合和后端物理设计流程（因为太耗时），以修复时序、DRC或前端传下来的功能bug。

前端ECO的具体内容和流程**：

触发原因**：验证阶段发现bug、后端发现无法修复的时序/逻辑问题、客户/系统级需求微调、流片前的最后检查（Tape-out前）。

修改范围**：必须是小规模的。如果是大改，就不叫ECO，叫Respin或者重新设计（Redesign）

前端ECO的流程**：

1. 提出ECO请求（ECR - Engineering Change Request）。

2. 评估影响（Impact Analysis）：改了这里，那里会不会挂？ 3. 修改RTL代码。

3. 回归测试（Regression Test）：确保没引入新bug。 5. 更新文档和Release Notes。

4. 交接给后端（生成ECO网表或指导后端做Physical ECO）。