芯片设计

正在努力的网络架构师

芯片MPW和Full MaskFull Mask技术是一种芯片制造方法，通过为每一层电路设计制作完整的掩膜版（Mask），直接用于晶圆生产。这种方法适用于大规模量产，具有较高的生产效率和一致性。Full Mask技术的成本较高，因为每一层掩膜版都需要单独制作，但适合订单量大的成熟产品。

汽车IC的ESD防护：电磁兼容性能的隐形关键在汽车智能化趋势中，高度集成与微型化的集成电路（IC）已成为关键组件。这些芯片不仅要经受复杂路况的严峻挑战，还需抵抗静电放电（ESD）引发的电磁干扰，保证电磁兼容（EMC）性能的稳定。作为电子设备最常见的电磁干扰来源，ESD的防护设计直接决定汽车IC的可靠性及使用寿命。本文通过行业实例与先进技术，解析汽车IC的ESD防护思路与优化策略。

ASIC IO/PAD的区别IO 是逻辑接口概念，PAD 是物理实现单元； IO 决定“功能”，PAD 决定“能不能安全地连到芯片外面”。

前端学习14：sdc 文件(2)目录多周期路径set_multicycle_path异步时钟get_pinsget_portsset_max_delay

前端设计：CRG 2--CDC检查上篇是：CRG- clock目录1、CDC 检查使用spyglass 工具。2、spyglass工具

前端学习12：概念QOS、MSI#灵感#一些概念目录QoSMSI（）MSI 的工作原理（简化版）清理中断：什么是 BAR？Prefetchable vs Non-Prefetchable 的区别

【芯芯相印】什么是算法定点化？算法定点化（Algorithm Quantization）是将模型中32位/64位浮点数参数与计算过程转换为8位（或更低）整数的技术，核心价值在于降低算力消耗、减少内存占用、加速推理速度，是边缘设备部署与大模型轻量化的关键技术之一。本文从原理入手，结合PyTorch实战代码，详解定点化的实现流程、精度优化方法与工程实践要点，帮助开发者快速落地定点化模型。

搬砖者（视觉算法工程师）

关于HBM（高带宽内存）的3D堆叠架构、先进封装技术以及在现代GPU、AI加速器上应用介绍本文是介绍HBM的第二篇文章，对第一篇感兴趣的可以看这篇文章。高带宽内存（HBM）的概念、架构与应用本文是一篇技术文章，详细解释了什么是HBM（高带宽内存），深入介绍了其3D堆叠架构、先进封装技术的关键作用，以及其在现代GPU、AI加速器和嵌入式系统中的应用。

数字IC设计工程师的testbench.v文件和UVM环境数字IC设计工程师不应该仅仅是个设计工程师，而是既要能验证更要会设计。此处的验证是专属于设计工程师的验证，不是有了此步的验证就不需要验证工程师了。此处的验证是设计工程师对工作负责的体现，也是对团队其他队友的尊重，更是对自己的检验。此处的验证是指设计工程师在自己设计完成后，需要对自己设计模块主要功能的检验，只有模块主要功能检验通过了才能交给验证工程师，由他们发现可能隐藏的问题。

brave and determined

可编程逻辑器件学习(day36)：从沙粒到智能核心：芯片设计、制造与封装的万字全景解析目录第一部分：宏伟蓝图——芯片设计的艺术与科学第二部分：铸造地基——高纯度晶圆的制备第三部分：微观雕刻——芯片前段制程详解

龙智DevSecOps解决方案

Perforce IPLM产品简介：IP生命周期管理与协作，加速芯片设计IP生命周期管理与协作平台，加速芯片设计Perforce IPLM（原Methodics IPLM）是一款IP生命周期管理平台，可跨项目追踪IP及其元数据，实现端到端的可追溯性，简化发布流程，并为所有设计元素提供单一可信源。

【芯芯相印】芯片设计生产全流程核心技术术语与实践指南：从架构定义到量产交付的完整图谱本指南聚焦芯片设计生产全流程，整合行业核心技术术语、关键流程节点与实践要点，覆盖从需求落地到量产交付的全链路环节，尤其针对算法工程师与跨团队协作场景，清晰界定各阶段技术边界与协同重点，为芯片产品从概念到规模化交付提供系统性技术参考。

PCIe Base Specification解析（八）物理层规范分为逻辑子层和电气子层，如Figure 4-1所示。Figure 4-1 Layering Diagram Highlighting Physical Layer

数字后端零基础入门系列 | Innovus零基础LAB学习Day2今天开始更新数字IC后端设计实现中Innovus零基础Lab学习后续内容。数字后端零基础入门系列 | Innovus零基础LAB学习Day1

数字后端零基础入门系列 | Innovus零基础LAB学习Day1一 Floorplan 数字IC后端设计如何从零基础快速入门？(内附数字IC后端学习视频）Lab5-1这个lab学习目标很明确——启动Innovus工具并完成设计的导入。

华为云开发者联盟

总奖金高达10万元！华为算法精英实战营“亲和任务调度系统”来啦！随着物联网、大数据、AI时代的到来，时延、可靠性等指标要求越来越高，海量的数据分析、大量复杂的运算对CPU的算力要求越来越高。CPU内部的大部分资源用于缓存和逻辑控制，适合运行具有分支跳转、逻辑复杂、数据结构不规则、递归等特点的串行程序。在集成电路工艺制程将要达到极限，摩尔定律快要失效的背景下，基站系统芯片架构从单核演变到多核、众核时代。

可综合verilog用法总结模块 b 中实例化一个模块 a 的数组实例，并将所有实例的端口连接到单一的 wire 信号；可以先试用signed给变量定义，如：wire signed [14:0] pos_index ;

【数字时序】时钟树延迟偏差——CPPR adjustment接上一篇文章Innovus的时序报告解读，新版的貌似多了一些信息，比如CPPR Adjustment和Derate。不太清楚这两个是什么概念，搜索之后转载2篇后端工程师的博客如下：

【计算机体系结构】缓存的false sharing在介绍缓存的false sharing之前，本文先介绍一下多核系统中缓存一致性是如何维护的。目前主流的多核系统中的缓存一致性协议是MESI协议及其衍生协议。

初心不忘产学研

AI 能否自行设计和制造芯片？AI在芯片设计和制造方面的潜力极其巨大，可以从以下几个方面探讨：自动化设计优化：AI可以实现芯片架构的自动化设计和优化，通过机器学习算法探索庞大的设计空间，找到性能、功耗、面积等方面的最优平衡点，大大缩短设计周期。