芯片设计

数字后端零基础入门系列 | Innovus零基础LAB学习Day2今天开始更新数字IC后端设计实现中Innovus零基础Lab学习后续内容。数字后端零基础入门系列 | Innovus零基础LAB学习Day1

数字后端零基础入门系列 | Innovus零基础LAB学习Day1一 Floorplan 数字IC后端设计如何从零基础快速入门？(内附数字IC后端学习视频）Lab5-1这个lab学习目标很明确——启动Innovus工具并完成设计的导入。

华为云开发者联盟

总奖金高达10万元！华为算法精英实战营“亲和任务调度系统”来啦！随着物联网、大数据、AI时代的到来，时延、可靠性等指标要求越来越高，海量的数据分析、大量复杂的运算对CPU的算力要求越来越高。CPU内部的大部分资源用于缓存和逻辑控制，适合运行具有分支跳转、逻辑复杂、数据结构不规则、递归等特点的串行程序。在集成电路工艺制程将要达到极限，摩尔定律快要失效的背景下，基站系统芯片架构从单核演变到多核、众核时代。

可综合verilog用法总结模块 b 中实例化一个模块 a 的数组实例，并将所有实例的端口连接到单一的 wire 信号；可以先试用signed给变量定义，如：wire signed [14:0] pos_index ;

【数字时序】时钟树延迟偏差——CPPR adjustment接上一篇文章Innovus的时序报告解读，新版的貌似多了一些信息，比如CPPR Adjustment和Derate。不太清楚这两个是什么概念，搜索之后转载2篇后端工程师的博客如下：

【计算机体系结构】缓存的false sharing在介绍缓存的false sharing之前，本文先介绍一下多核系统中缓存一致性是如何维护的。目前主流的多核系统中的缓存一致性协议是MESI协议及其衍生协议。

初心不忘产学研

AI 能否自行设计和制造芯片？AI在芯片设计和制造方面的潜力极其巨大，可以从以下几个方面探讨：自动化设计优化：AI可以实现芯片架构的自动化设计和优化，通过机器学习算法探索庞大的设计空间，找到性能、功耗、面积等方面的最优平衡点，大大缩短设计周期。

低功耗数字IC后端设计实现典型案例| UPF Flow如何避免工具乱用Always On Buffer?下图所示为咱们社区低功耗四核A7 Top Hierarchical Flow后端训练营中的一个案例，设计中存在若干个Power Domain，其中Power Domain2(简称PD2)为default Top Domain，Power Domain1（简称PD1）为一个需要power off的domain，PD1和PD2为同一个Voltage Domain，Power Domain3也是一个需要power off的domain，且它的工作电压是VDD1。

片上网络NoC（6）——路由算法目录一、概述二、路由算法的类型三、避免死锁四、实现4.1 源路由实现4.2 基于节点查找表的路由实现4.3 组合电路实现

片上网络NoC（3）——拓扑指标目录一、概述二、指标2.1 与网络流量无关的指标2.1.1 度（degree）2.1.2 对分带宽（bisection bandwidth）

片上网络NoC（1）——导论自从20世纪90年代末引入多核芯片研究以来，片上网络已经成为一个重要且不断发展的研究领域。随着计算核心数量的不断增加，多核处理器被广泛应用在高端服务器、智能手机，甚至物联网（Internet of Things,IoT)网关等各种领中。为了提高计算核心利用率，我们迫切地需要更大的通信带宽，并构建可扩展的片上互连结构。

数字后端设计实现之自动化useful skew技术（Concurrent Clock &Data）在数字IC后端设计实现过程中，我们一直强调做时钟树综合要把clock skew做到最小。原因是clock skew的存在对整体设计的timing是不利的。

数字后端设计实现 | 数字后端PR工具Innovus中如何创建不同高度的row？吾爱IC社区星球学员问题：Innovus后端实现时两种种不同高度的site能做在一个pr里面吗？答案是可以的。

练习十二：利用SRAM设计一个FIFO（1）学习和掌握存取队列管理的状态机设计的基本方法；（2）了解并掌握用存储器构成FIFO的接口设计的基本技术；（3）用工程概念来编写完整的测试模块，达到完整测试覆盖；

数字IC后端实现 |TSMC 12nm 与TSMC 28nm Metal Stack的区别下图为咱们社区IC后端训练营项目用到的Metal Stack。芯片Tapeout Review CheckList 数字IC后端零基础入门Innovus学习教程 1P代表一层poly，10M代表有10层metal，M5x表示M2-M6为一倍最小线宽宽度的金属层，2y表示M7-M8为二倍最小线宽宽度的金属层，2z表示M9-M10为八倍最小线宽宽度的金属层。还有一层AP用来走RDL，RDL这层是最厚的，一般用于连接IO的bump，信号线基本上都不会用这层来绕线。如果用于绕线其实也绕不了几根，还容易有DRC问题

低成本IC上岸攻略—IC设计网课白嫖篇清华大学王红主讲：数字电子技术基础西安电子科技大学任爱锋主讲：数字电路与逻辑设计上交大郑益慧主讲：模拟电子技术基础清华大学华成英主讲：模拟电子技术基础

FPGA时序分析与约束（6）——综合的基础知识在使用时序约束的设计过程中，综合（synthesis）是第一步。在电子设计中，综合是指完成特定功能的门级网表的实现。除了特定功能，综合的过程可能还要满足某种其他要求，如功率、操作频率等。

芯片SoC设计你了解吗？-时钟复位，子系统时钟方案设计，fullchip的时钟方案设计。后端出现的各种PR时序和约束问题支持解决，一直到Tape out。看到了这些才有了做芯片、做硬件的感觉。

2023年FPGA好就业吗？FPGA岗位有哪些？从芯片设计流程来看，FPGA岗位可以分四类产品开发期：FPGA系统架构师芯片设计期：数字IC设计工程师、FPGA开发工程师芯片流片期：FPGA验证工程师产品维护期：FAE工程师从行业上来说，以前fpga主要用在视频处理和通信方面。近年来，随着5G、自动驾驶、AI和大数据技术的兴起，FPGA迎来了新的发展机遇。 **虽然FPGA入门容易，但上楼很难，**它并不是理解几个门电路就可以，这需要数学学得好，知道怎么做算法，这才是精髓。FPGA只是一个工具，用FPGA做什么才是重点，