芯片设计

【芯芯相印】什么是算法定点化？算法定点化（Algorithm Quantization）是将模型中32位/64位浮点数参数与计算过程转换为8位（或更低）整数的技术，核心价值在于降低算力消耗、减少内存占用、加速推理速度，是边缘设备部署与大模型轻量化的关键技术之一。本文从原理入手，结合PyTorch实战代码，详解定点化的实现流程、精度优化方法与工程实践要点，帮助开发者快速落地定点化模型。

搬砖者（视觉算法工程师）

关于HBM（高带宽内存）的3D堆叠架构、先进封装技术以及在现代GPU、AI加速器上应用介绍本文是介绍HBM的第二篇文章，对第一篇感兴趣的可以看这篇文章。高带宽内存（HBM）的概念、架构与应用本文是一篇技术文章，详细解释了什么是HBM（高带宽内存），深入介绍了其3D堆叠架构、先进封装技术的关键作用，以及其在现代GPU、AI加速器和嵌入式系统中的应用。

数字IC设计工程师的testbench.v文件和UVM环境数字IC设计工程师不应该仅仅是个设计工程师，而是既要能验证更要会设计。此处的验证是专属于设计工程师的验证，不是有了此步的验证就不需要验证工程师了。此处的验证是设计工程师对工作负责的体现，也是对团队其他队友的尊重，更是对自己的检验。此处的验证是指设计工程师在自己设计完成后，需要对自己设计模块主要功能的检验，只有模块主要功能检验通过了才能交给验证工程师，由他们发现可能隐藏的问题。

brave and determined

可编程逻辑器件学习(day36)：从沙粒到智能核心：芯片设计、制造与封装的万字全景解析目录第一部分：宏伟蓝图——芯片设计的艺术与科学第二部分：铸造地基——高纯度晶圆的制备第三部分：微观雕刻——芯片前段制程详解

龙智DevSecOps解决方案

Perforce IPLM产品简介：IP生命周期管理与协作，加速芯片设计IP生命周期管理与协作平台，加速芯片设计Perforce IPLM（原Methodics IPLM）是一款IP生命周期管理平台，可跨项目追踪IP及其元数据，实现端到端的可追溯性，简化发布流程，并为所有设计元素提供单一可信源。

【芯芯相印】芯片设计生产全流程核心技术术语与实践指南：从架构定义到量产交付的完整图谱本指南聚焦芯片设计生产全流程，整合行业核心技术术语、关键流程节点与实践要点，覆盖从需求落地到量产交付的全链路环节，尤其针对算法工程师与跨团队协作场景，清晰界定各阶段技术边界与协同重点，为芯片产品从概念到规模化交付提供系统性技术参考。

PCIe Base Specification解析（八）物理层规范分为逻辑子层和电气子层，如Figure 4-1所示。Figure 4-1 Layering Diagram Highlighting Physical Layer

数字后端零基础入门系列 | Innovus零基础LAB学习Day2今天开始更新数字IC后端设计实现中Innovus零基础Lab学习后续内容。数字后端零基础入门系列 | Innovus零基础LAB学习Day1

数字后端零基础入门系列 | Innovus零基础LAB学习Day1一 Floorplan 数字IC后端设计如何从零基础快速入门？(内附数字IC后端学习视频）Lab5-1这个lab学习目标很明确——启动Innovus工具并完成设计的导入。

华为云开发者联盟

总奖金高达10万元！华为算法精英实战营“亲和任务调度系统”来啦！随着物联网、大数据、AI时代的到来，时延、可靠性等指标要求越来越高，海量的数据分析、大量复杂的运算对CPU的算力要求越来越高。CPU内部的大部分资源用于缓存和逻辑控制，适合运行具有分支跳转、逻辑复杂、数据结构不规则、递归等特点的串行程序。在集成电路工艺制程将要达到极限，摩尔定律快要失效的背景下，基站系统芯片架构从单核演变到多核、众核时代。

可综合verilog用法总结模块 b 中实例化一个模块 a 的数组实例，并将所有实例的端口连接到单一的 wire 信号；可以先试用signed给变量定义，如：wire signed [14:0] pos_index ;

【数字时序】时钟树延迟偏差——CPPR adjustment接上一篇文章Innovus的时序报告解读，新版的貌似多了一些信息，比如CPPR Adjustment和Derate。不太清楚这两个是什么概念，搜索之后转载2篇后端工程师的博客如下：

【计算机体系结构】缓存的false sharing在介绍缓存的false sharing之前，本文先介绍一下多核系统中缓存一致性是如何维护的。目前主流的多核系统中的缓存一致性协议是MESI协议及其衍生协议。

初心不忘产学研

AI 能否自行设计和制造芯片？AI在芯片设计和制造方面的潜力极其巨大，可以从以下几个方面探讨：自动化设计优化：AI可以实现芯片架构的自动化设计和优化，通过机器学习算法探索庞大的设计空间，找到性能、功耗、面积等方面的最优平衡点，大大缩短设计周期。

低功耗数字IC后端设计实现典型案例| UPF Flow如何避免工具乱用Always On Buffer?下图所示为咱们社区低功耗四核A7 Top Hierarchical Flow后端训练营中的一个案例，设计中存在若干个Power Domain，其中Power Domain2(简称PD2)为default Top Domain，Power Domain1（简称PD1）为一个需要power off的domain，PD1和PD2为同一个Voltage Domain，Power Domain3也是一个需要power off的domain，且它的工作电压是VDD1。

片上网络NoC（6）——路由算法目录一、概述二、路由算法的类型三、避免死锁四、实现4.1 源路由实现4.2 基于节点查找表的路由实现4.3 组合电路实现

片上网络NoC（3）——拓扑指标目录一、概述二、指标2.1 与网络流量无关的指标2.1.1 度（degree）2.1.2 对分带宽（bisection bandwidth）

片上网络NoC（1）——导论自从20世纪90年代末引入多核芯片研究以来，片上网络已经成为一个重要且不断发展的研究领域。随着计算核心数量的不断增加，多核处理器被广泛应用在高端服务器、智能手机，甚至物联网（Internet of Things,IoT)网关等各种领中。为了提高计算核心利用率，我们迫切地需要更大的通信带宽，并构建可扩展的片上互连结构。

数字后端设计实现之自动化useful skew技术（Concurrent Clock &Data）在数字IC后端设计实现过程中，我们一直强调做时钟树综合要把clock skew做到最小。原因是clock skew的存在对整体设计的timing是不利的。

数字后端设计实现 | 数字后端PR工具Innovus中如何创建不同高度的row？吾爱IC社区星球学员问题：Innovus后端实现时两种种不同高度的site能做在一个pr里面吗？答案是可以的。