1. 在"RTL语义/标准层面"（工具如何理解这段代码）
是的，工具"逻辑上"会先做符号位扩展，再送入加法器。
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有符号（
signed） ：Verilog标准规定，右侧表达式必须提升到左侧位宽（8bit）。对于有符号数A和B，工具逻辑上会将它们的最高位（符号位）复制4份，补在高位，变成两个8bit数，然后送入8bit加法器。 -
无符号（
unsigned） ：同样，工具逻辑上 会将A和B的高位补上4个 0（零扩展），变成两个8bit数，然后送入8bit加法器。
举例（4bit A=4'b1111）：
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有符号逻辑：先扩展为
8'b1111_1111（-1），再加。 -
无符号逻辑：先扩展为
8'b0000_1111（15），再加。
2. 在"综合后的物理网表/电路层面"（综合工具实际生成了什么）
综合工具（DC、Vivado）非常聪明，它不会真的在硅片上摆放一堆"扩展逻辑门"，而是通过"直接连线"来物理实现。
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对于有符号数 ：加法器的高位（第4到第7位）的输入，直接物理连接到A3（符号位）和B3（符号位）的走线上。硬件上没有任何门延迟，只是铜线分支（Fan-out）。
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对于无符号数 ：加法器的高位（第4到第7位）的输入，直接物理连接 到数字
0（VSS，地线）上。
结论 ：在物理网表中，两者都会生成一个8bit加法器。区别仅仅在于加法器高位的4个输入引脚，是接在了信号线的符号位上，还是接在了地（GND）上。
3. 最关键的前提：这种"扩展"何时会发生？
这里有一个极其重要的工程细节，它直接关系到你之前说的"不溢出前提下可以混用"：
这种"高位补位"操作，只有在"结果位宽（LHS）大于操作数位宽"时才会触发。
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场景A（结果比操作数宽） ：
wire signed [7:0] C = A + B;（A/B是4bit）。→ 逻辑上发生符号扩展/零扩展，物理上生成8bit加法器。
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场景B（结果与操作数同宽） ：
wire signed [3:0] C = A + B;（A/B是4bit）。→ 逻辑上不发生任何扩展！左右都是4bit，工具直接生成一个4bit加法器。此时，A和B的高位不需要补任何东西，因为结果只有4位，进位直接被丢弃（自然溢出）。
这就是为什么在"截断加法（结果同宽）"时，有符号和无符号计算出的二进制低位完全一样，因为它们在物理上就是同一个4bit加法器，高位根本不存在。
4. 那为什么声明 signed 依然重要？（对比>和*）
虽然对于"同宽加法器"，声明 signed 或 unsigned 生成的加法器电路一模一样，但一旦涉及以下操作，物理电路就完全不同了：
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比较器（
>）：无符号比较器直接把高位当权重，有符号比较器要先判断符号位，电路结构完全不同（带符号位反转逻辑）。 -
乘法器（
*）：无符号乘法器高位补0相乘；有符号乘法器内部带有Booth编码和符号位处理逻辑，面积和结构完全不同。 -
算术右移（
>>>）：无符号右移高位直接接0；有符号右移高位要接符号位（需要多路选择器MUX）。
✅ 最终定论
对于你的问题：
"有符号加法，综合工具会先将A和B高位补符号位再做运算吗？"
物理上 ：如果结果位宽大于操作数位宽，是的 ，加法器高位输入会接到符号位信号线上（而不是0线上）。
如果结果同宽：不会，因为根本不需要高位。
无符号加法同理 ：如果结果位宽大于操作数位宽，高位输入会接到地（0）上。
如果结果同宽：同样的4bit加法器，没有区别。
所以，加法器本身不识别正负，它只认接在高位输入上的线是来自符号位还是来自地线。 这就是为什么有符号数的"符号标签"在综合时会转变为物理上的"连线拓扑差异"（接符号位还是接0/1）。