我们在PDN仿真的时候有的时候会发现电源的阻抗在高频的时候偏大，这是为什么呢？电源阻抗为什么还会和频率相关呢？这种问题最直观的表现就是负载瞬间拉电流时，电源电压没法及时补电，会出现电压跌落 / 过冲。
一、最直接：电源电压波动大（瞬态压降、电压过冲）
芯片内核、DDR、高速接口这类负载会高频瞬间切换电流（几 ns~ 几百 ns 电流突变）。
- 电压跌落（Undershoot）：负载突然大电流拉载，供电电压瞬间往下掉，一旦低于芯片最小工作电压阈值：
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芯片逻辑误采样、指令出错、数据传输出错；
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DDR 误码、高速接口丢包、网口丢包、相机 / 显示屏花屏闪屏；
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严重时芯片直接复位、死机、程序跑飞。
- 电压过冲（Overshoot）：负载突然关断，瞬间回流电流冲击电源，电压冲高，超过芯片最大耐压：
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器件长期超压，加速老化，可靠性下降；
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极端情况直接击穿 IO、内核模块，硬件永久损坏。
二、电磁干扰 EMI 严重超标
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电源电压大幅度周期性波动，会向空间辐射强电磁噪声，导致整机EMC 辐射、传导测试不过；
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电源噪声会通过电源平面耦合到其他模拟电路、射频电路
那么为什么会出现这种情况呢？
一、最常见：去耦电容布局不合理
- 电容距离电源焊盘 / 芯片电源引脚太远
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原理：每个 0402/0603 去耦电容自带引线电感（ESL≈0.6~1nH）+ 走线 + 过孔电感，电容离芯片越远，串联总电感越大。
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典型现象：低频段（几 MHz 以内）阻抗合格，10~50MHz 区间阻抗明显上翘。
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整改：0402 及以下小容值电容尽量贴紧芯片电源地焊盘，缩短电源 / 地走线，每颗电容尽量双过孔接电源、双过孔接地，减少过孔电感。
- 只用大容量电解 / MLCC 大电容，缺少中容值电容做频段衔接
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电解、10μF 以上大 MLCC：ESL 偏大，自谐振频率一般只有几百 kHz~ 几 MHz，超过谐振点后电容呈感性，不再稳压，阻抗随频率上升持续变大。
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整改：电容容值阶梯配置：大容量（低频）+1μF+0.1μF+0.01μF 小电容，形成频段互补。
二、PCB 电源 / 地平面结构带来的平面电感过大
- 电源层、地层间距过大：PDN 直流 + 中低频阻抗很大程度由平面间平行板电感决定：
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常见坑：叠层 PP 厚度选太厚（比如 20mil 以上），电源地层离得远，平面去耦能力大幅下降。
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整改：关键 PDN 区域尽量减小电源、地层之间的介质厚度，选用薄 PP，提升平面电容，压低平面等效电感。
- 电源分割不合理、回流路径被截断
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电源分割槽过长、过宽，芯片电源区域被分割槽包围，电流必须绕远路回流，环路面积急剧增大，环路电感飙升；
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地平面开槽太多、定位孔、禁布区大面积挖空，有效耦合面积变小，平面去耦能力下降。
总的来说，PDN高频阻抗偏大，主要原因就是layout中的电感过大，导致电流响应速度变慢