数字电路与模拟电路、System Verilog

文章目录

[第 1 章数字与模拟](#第 1 章数字与模拟)
- 1.定义
- 2.对比
- [3.奈奎斯特采样定理【针对"模数转换"】](#3.奈奎斯特采样定理【针对“模数转换”】)
[第 5 章锁存器和触发器](#第 5 章锁存器和触发器)
[第6 章数字电路语言](#第6 章数字电路语言)
- 1.Verilog语言
- [2.Verilog语言与 System Verilog语言的区别](#2.Verilog语言与 System Verilog语言的区别)
- [3.Verilog 和 bitfile 的关系](#3.Verilog 和 bitfile 的关系)

第 1 章数字与模拟

1.定义

模拟是连续不断的，数字是离散跳跃的

2.对比

3.奈奎斯特采样定理【针对"模数转换"】

核心问题：把连续的模拟信号（如声音）变成离散的数字信号（0和1）时，采样率该定多高？

奈奎斯特-香农采样定理 （通常简称奈奎斯特定理）指出：

为了让采样后的数字信号能够无失真 地还原回原来的模拟信号，采样频率 ( f s f_s fs)必须大于或等于被采样信号中最高频率分量 ( f m a x f_{max} fmax) 的 2 倍 。

数学表达： f s > 2 ⋅ f m a x f_s>2·f_{max} fs>2⋅fmax (实际工程中必须严格大于，等于只是理论临界值）。

这个 2 ⋅ f m a x 2·f_{max} 2⋅fmax 这个临界值，就叫作奈奎斯特频率。

为何是2倍？

注意区分计算机网络-物理层的奈氏准则，即 "奈奎斯特第一准则"。【针对"基带传输"】

核心问题：在没有噪声的理想信道上，发报机（码元）每秒钟最多能发多少个符号（波特），才不会在接收端互相撞车（码间串扰）？

------ 只要按照"速率 ≤ 2W Baud"这个条件去设计滤波器波形，码元就不会互相踩脚

第 5 章锁存器和触发器

1.触发器 (Flip-Flop)

输入：D

输出：Q

(1)边沿触发

只有时钟跳变那一瞬间采样更新，其余时刻输入输出完全隔离。

(2)D触发器 (D Flip-Flop，DFF)

D触发器的基本功能可以概括为"边沿触发、采样锁存"。它有两个最重要的引脚：

D（数据输入）：待存储的数据。

Q（数据输出）：输出的数据。

CLK（时钟）：控制采样的节拍。

1.定义：D 触发器是边沿触发的时序存储单元，核心用来锁存 1bit 二进制数据。

2.功能：上升沿 D 触发器只在时钟 0→1 跳变瞬间，抓取 D 的值存到 Q；其余时间 D 随便变，Q 纹丝不动。

带 D (Data) 数据输入、仅用来寄存输入信号的单元，叫D触发器/D锁存器；

D是输入 (Data)，Q是输出 (Output)

2.锁存器 (Latch)

(1)电平触发

依靠持续一段高低电平控制直通 / 锁存，电平有效期间输入实时传递到输出。

(2)D锁存器

1.定义：

D 锁存器是电平触发的 1 比特时序存储单元，核心包含数据输入端 D、使能控制端 EN、输出端 Q：

(1)当使能 EN 为有效高电平时，器件处于透明状态 ，输出 Q 实时跟随输入 D 同步变化；

(2)当使能 EN 变为低电平时，器件进入锁存状态，保持 EN 变低前一刻 D 的数值，此后 D 信号改变不会影响输出 Q。

2.功能：

D锁存器靠使能信号 EN控制，分两种状态：

(1)EN 有效(高电平)：D的值随时传给Q

(2)EN 无效(低电平)：无变化，Q的值是最后一刻高电平时的D的值

3.区别

(1)D触发器：边沿触发，仅跳变瞬间采样，其余时间输入输出完全隔离。

(2)D锁存器：电平触发

第6 章数字电路语言

1.Verilog语言

Verilog是一种硬件描述语言(HDL)。它主要用于数字电路设计和数字逻辑。

2.Verilog语言与 System Verilog语言的区别

Verilog 和 System Verilog，可以类比 C 和 C++的区别。