一颗芯片如何从想法变成可出货的硅片,全流程解析

由于自己一直想做FPGA+SDR实现一个蓝牙功能，就顺便发散下：一颗芯片如何从想法变成可出货的硅片

下面按真实产业顺序，把芯片从规格、行为/架构、RTL、验证、综合、DFT、物理设计、掩模、晶圆制造，到封装测试和量产写完整。

1. 全流程总览

一颗现代 SoC（系统级芯片）通常要走完「设计 → 流片 → 封装 → 测试 → 量产」五段。设计本身又分成前端（做什么、逻辑对不对）和后端（晶体管怎么摆、线怎么走、时序能不能过）。先进制程上一轮完整开发常见 18--36 个月，验证和时序收敛往往是最长的两段。

图 1 · 从规格到出货的主路径，以及设计侧、制造侧的细化步骤

|---------|----------------|-------------------|--------------------------|
| 阶段 | 谁主导 | 核心问题 | 结束标志 |
| 规格 / 架构 | 产品 + 系统架构 | 做什么、用哪代工艺、功耗面积够不够 | 架构规格书、PPA 目标、IP 清单冻结 |
| 前端设计 | 数字 / 模拟设计 + 验证 | 功能对不对、覆盖率够不够 | RTL freeze、综合网表、DFT 插入完成 |
| 物理设计 | 后端 / CAD | 时序、电源完整性、可制造性 | GDSII/OASIS 签核通过 |
| 流片制造 | 晶圆厂 Foundry | 图形能否转移、电性是否达标 | 合格晶圆出厂、CP 分 bin |
| 封测量产 | OSAT + 测试工程 | 封装可靠、测试覆盖、良率稳定 | FT/SLT 通过、可靠性过关、量产放行 |

2. 产业分工与关键交付物

很少有公司独自完成全部环节。Fabless 做设计和销售，Foundry 做晶圆，OSAT 做封装测试，EDA 厂商提供工具，IP 厂商提供可复用模块。IDM（如 Intel、TI）则把设计和制造放在同一家公司里。

图 2 · 设计公司、EDA/IP、晶圆厂、封测厂之间的职责切分

**全程都在交接的不是"芯片"，而是数据包。**规格书 → RTL + UVM → 门级网表 + SDC + UPF → DEF/LEF/GDS → 掩模数据 → 晶圆 map → 封装图纸 → 测试向量。任何一环格式错了，后面整条线都会停。

3. 产品定义与规格

设计开始前先回答：卖给谁、解决什么问题、成本上限、功耗上限、何时上市。这一步看起来不像"芯片设计"，却决定后面选 7nm 还是 28nm、要不要上 HBM、封装用普通 BGA 还是 2.5D。

3.1 要冻结的内容

应用与场景：手机 AP、汽车域控、服务器加速、工控 MCU，场景决定温度范围、寿命、功能安全等级。
PPA 目标：Performance（主频、吞吐、延迟）、Power（峰值/典型/待机）、Area（裸片面积直接决定成本）。
工艺节点：成熟制程（28/40/55nm）成本低、漏电和模拟友好；先进制程（7/5/3nm）数字密度高，但掩模和 NRE 极贵。
封装形态：必须提前定，因为它反过来约束 bump 间距、IO 数量、电源球、热阻。
IP 清单：哪些买、哪些自研。CPU 核、DDR/LPDDR PHY、PCIe、USB、显示、安全岛通常外购。
软件边界：哪些算法固件做、哪些硬件加速，直接影响面积和验证范围。

3.2 成本结构（为什么规格不能拍脑袋）

|----------|-------------------------|--------------------------|
| 费用类型 | 包含什么 | 量级感（先进制程 SoC） |
| NRE 一次性 | 人力、EDA 许可、IP 授权、掩模、一次流片 | 数千万到数亿美元；3nm 全套掩模可数千万美元 |
| 单颗硅成本 | 晶圆价 / 每片管芯数 × 良率，再加封装测试 | 面积越大、层数越多越贵 |
| 重投风险 | 功能 bug、时序、良率、封装应力 | 一次全层 respin 可能再烧数月和整套掩模费 |

规格阶段就要做"可测性、可封装性、可软件化"评审，而不是等 RTL 写完再补。DFT 和封装基板的交期经常比逻辑设计还长。

4. 行为级与系统架构设计

这一层还不画晶体管，甚至常常还不写可综合的 RTL。目标是：在高抽象级把算法、数据流、存储层次、互连、功耗和软件栈跑通，证明"这样切硬件是划算的"。产业里常叫行为设计、架构设计、ESL（电子系统级）设计。

图 3 · 行为设计到 RTL 的抽象下降。越往下越慢、越精确、改起来越贵

4.1 行为设计具体做什么

算法定点与精度分析：浮点参考模型改成定点/块浮点，评估信噪比、误码率，决定数据位宽。位宽多 1 bit，后面乘法器和 SRAM 都会胀。
软硬件划分：控制面给 CPU，规则数据面给加速器或 DSP。划分错了，不是面积爆炸就是软件扛不住实时性。
性能/带宽模型：用电子表格或 SystemC 估算：DDR 带宽、缓存命中、NoC 拥塞、PCIe 往返。很多芯片死在"算力够、搬数不够"。
存储层次：L1/L2/LLC、SRAM vs DRAM vs HBM、片上缓冲。架构师此时就要画访存轨迹。
互连结构：总线（AHB/APB）只适合低速外设；主核之间用 AXI/ACE/CHI 或自定义 NoC。要定义地址映射、QoS、一致性协议。
时钟与电源架构：几个时钟域、是否异步、DVFS 几个档、哪些模块可电源门控。输出是时钟树规划草案和 UPF 电源意图初稿。
安全与安全功能：Root of Trust、安全启动、密钥存储、TrustZone/TEE；车规还要 ISO 26262 的 ASIL 分解和锁步核。
可测性与可调试性：JTAG、断点、追踪（ETM/PTM）、性能计数器。硅后如果看不见内部状态，等于盲调。

4.2 架构探索的常用工件

模型

功能黄金模型（C/C++/Python）
SystemC TLM-2.0 性能模型
指令集仿真器 ISS
功耗估算（按模块切换率）

文档

架构规格书（HAS）
编程手册 / 寄存器映射
内存映射与中断表
时钟复位电源意图

行为级通过后才会开微架构：流水线怎么切、冒险怎么处理、DMA 描述符格式、中断延迟保证。微架构评审通过，才大规模写 RTL。跳过这一层直接写 Verilog，后期返工成本极高。

5. EDA 工具链全景

EDA（Electronic Design Automation）是贯穿设计全程的软件基础设施。没有 EDA，百万到百亿晶体管无法由人工检查。工具按阶段分成前端、后端、签核、掩模数据准备；晶圆厂另有自己的工艺 EDA（OPC、成品率）。

图 4 · 主流 EDA 按阶段切分。品牌名为业界常见组合，具体以各公司采购为准

5.1 设计数据格式（工具之间的"语言"）

|-------------------------|--------------------|-------------|
| 格式 | 内容 | 谁用 |
| Verilog / SV / VHDL | 行为与 RTL 硬件描述 | 仿真、综合、形式化 |
| SDC | 时钟、输入输出延迟、伪路径、多周期 | 综合、P&R、STA |
| UPF / CPF | 电源域、隔离单元、电平转换、电源开关 | 低功耗实现与验证 |
| Liberty (.lib) | 标准单元延迟、功耗、功能 | 综合、STA |
| LEF / DEF / GDS / OASIS | 抽象物理 / 布局 / 最终版图 | P&R、PV、掩模 |
| SPEF / DSPF | 寄生电阻电容 | 签核 STA、IR |
| SDF | 反标延时 | 门级仿真 |
| STIL / WGL / VCD | 测试向量与波形 | ATPG、ATE |

还有一类常被忽略的 EDA：模拟/混合信号 （Spectre、HSPICE、AFS）、电磁/封装 （HFSS、SIwave）、热（Icepak）、标准单元特征化（Liberate）。先进封装里，芯片、中介层、基板要联合仿真，不再是"核做完再扔给封装"。

6. RTL 设计

RTL（Register Transfer Level，寄存器传输级）用硬件描述语言写出：在哪个时钟沿，数据从哪些寄存器经过什么组合逻辑，写到哪些寄存器。它是前端的主交付物，也是验证、综合、DFT 的共同输入。

6.1 数字 RTL 要覆盖的设计类别

控制通路：有限状态机、指令译码、总线仲裁、电源状态机。
数据通路：ALU、乘法器、SIMD、移位、定点/浮点、CRC、编解码。
存储子系统：缓存、TLB、DMA、内存控制器的数字部分。
互连：AXI/ACE/CHI 交换、NoC 路由、桥、APB 外设总线。
时钟复位：时钟门控、复位同步释放、多周期路径的显式建模。
低功耗结构：隔离单元意图、保留寄存器、电源开关控制器（真正单元常在综合后插入）。
DFT 友好写法：避免异步环、门时钟要可测、RAM 要有旁路或 BIST 接口。

6.2 必须同步做的"非功能"设计

时钟域交叉 CDC

不同时钟之间不能直接采样。要用双触发器同步器、异步 FIFO、握手。CDC 工具静态检查遗漏，遗漏的 bug 硅后极难复现。

复位域交叉 RDC

一块逻辑还在复位、另一块已经工作，同样会亚稳态。复位树、异步复位同步释放要单独审。

可综合性约束

初值、延迟语句、部分系统任务只适用于仿真。综合会忽略或推错电路，必须用 lint 拦住。

寄存器与软件可见性

CSR 地址、位域、复位值、访问属性要和软件头文件同一数据源生成，避免"硬件写 0 有效、软件当 1 有效"。

6.3 模拟、射频、混合信号并行轨道

数字 RTL 不是全部。一颗芯片里通常还有：

模拟电路设计：LDO、带隙基准、比较器、ADC/DAC、温度传感器。原理图 + 版图，用 SPICE 仿真。
射频 / 高速串行：PLL/DLL、SerDes（PCIe/USB/C-PHY）、RF 前端。要做 PVT、蒙特卡洛、EM/IR、封装寄生。
定制数字 / 存储器：SRAM 用编译器生成，标准单元库由晶圆厂或内部标准单元团队提供。
IO 与 ESD：焊盘、电平、静电泄放通路。IO 库选错，封装和可靠性会一起炸。

RTL 阶段冻结物：可综合 RTL、接口文档、时钟复位规格、UPF 初稿、断言、已知问题列表。没有"验证完成"就宣布 RTL freeze，只是把风险往后推到更贵的物理阶段。

7. 功能验证与确认

验证回答"设计是不是按规格在工作"，确认（validation）回答"规格是不是用户要的东西"。大型 SoC 上，验证人力常常超过设计人力。目标不是"找到几个 bug"，而是把未发现致命缺陷的概率压到可接受。

图 5 · 验证金字塔：模块打牢，再做集成和系统；右侧是每天都在转的回归闭环

7.1 验证方法要叠加，不能只靠仿真

|-------------|--------------|----------------|-----------|
| 方法 | 干什么 | 擅长 | 不擅长 |
| 定向用例 | 按规格手写场景 | 复位、启动、明确协议 | 组合爆炸 |
| 约束随机 + UVM | 受约束地撒激励，记覆盖率 | 数据通路、仲裁、异常 | 深状态、稀有时序 |
| 断言 SVA | 把接口契约写成可检查属性 | 协议违规立刻爆 | 写错断言会漏或误报 |
| 形式化 | 数学穷尽部分属性 | 仲裁公平、CDC、死锁、等价 | 大系统状态空间 |
| 门级仿真 + SDF | 带延时的网表 | 复位释放、X 态、DFT | 极慢，只能抽测 |
| 硬件仿真 / FPGA | 接近实时跑软件 | 驱动、操作系统、长流量 | 可见性差、编译久 |

7.2 覆盖率签核通常看三类

代码覆盖：行、条件、FSM 状态/跳转、翻转。它证明"代码被碰到了"，不证明"需求测到了"。
功能覆盖：把规格里的场景写成 covergroup：突发长度、对齐、错误注入、电源切换序列。
断言覆盖：关键属性被触发或被证伪过。

另外还有连接检查、复位检查、X 态传播、低功耗 UPF 仿真（隔离夹子是否夹住）、性能仿真（带宽是否达标）。硅前还要做 静态签核：lint、CDC/RDC、Ramesh 类复位检查、综合前后等价性（LEC）。

8. 逻辑综合与 DFT

综合把 RTL 映射成标准单元网表：与非门、触发器、选择器、时钟门。DFT（可测性设计）在网表里插入扫描链、压缩器、BIST，让出厂测试能在几秒内看到内部故障，而不是只能从引脚猜。

图 6 · 综合与 DFT 把"代码"变成"对工艺和测试都诚实的网表"

8.1 综合约束 SDC 的关键条目

create_clock / 生成时钟：主时钟、PLL 分频、源同步时钟。
输入输出延迟：芯片相对板级时钟的建立保持预算。
时钟不确定度、过渡时间、负载：把抖动和片外负载预留进去。
伪路径、多周期路径：异步或故意多拍的路径，必须显式声明。
时钟组：异步时钟之间不检查时序，改由 CDC 保证。

8.2 DFT 要插入什么

扫描链（Scan）：把触发器串成移位寄存器，ATE 可以灌入任意状态再捕获响应。这是数字逻辑测试的根基。
压缩 / 解压（EDT 等）：内部链很多，芯片引脚很少，用伪随机解压和特征压缩降低测试时间。
ATPG：自动生成卡住故障、过渡故障、桥接、单元内部故障的向量，并报告覆盖率。
MBIST：SRAM/RF 用 March 算法自测，可带冗余修复（fuse/eFuse 修进行列）。
Logic BIST：现场或板上自测，车规、高可靠常用。
边界扫描 1149.1/1149.6：测封装后引脚开路短路，也是调试入口。
模拟 / 高速 IO BIST：环回、眼图、PRBS，减少昂贵的模拟测试时间。
IJTAG / 1500：把内核测试接入统一网络，方便层次化 SoC。

DFT 会增加面积和时序压力，但省下的 ATE 时间和硅后定位成本通常高一个数量级。扫描覆盖率、BIST 修复率要写进流片检查单。

9. 物理设计（后端）

物理设计把门级网表变成能制造的几何图形：每个标准单元放在哪一行、电源网格怎么走、时钟树怎么长、信号线在哪一层金属、通孔打在哪。先进节点上这是一场"时序、拥塞、功耗、可制造性"同时收敛的优化，而不是画图。

图 7 · 物理设计不是一次做完，工具会在布局、时钟、布线之间反复优化

9.1 库、工艺包与多角多模

后端开工前，CAD 要把晶圆厂 PDK 和库装进实现环境：技术 LEF（层、线宽、通孔规则）、标准单元 LEF/LIB、宏（SRAM、模拟 IP）的抽象视图、IO 库、天线规则、金属密度规则。时序不能只看典型角，而要建 MMMC（Multi-Mode Multi-Corner）：多个功能模式（正常、扫描、休眠、低频）× 多个工艺/电压/温度角 × 多个 RC 抽取角。漏掉一个保持角，硅上低温低电压就可能失效。

9.2 Floorplan：先决定芯片的"城市规划"

裸片尺寸与长宽比：由面积估计、封装腔体、切割道、光刻曝光场共同决定。
层次化划分：大 SoC 拆成多个物理分区并行实现，顶层再拼装，否则运行时间不可接受。
宏摆放：大块 SRAM、PLL、模拟、PHY 先钉死。它们会挡住布线通道，必须预留足够走廊。
通道与飞线：看关键总线、DDR、SerDes 的飞线是否绕路；绕路意味着时序和拥塞一起坏。
IO 与凸点：Wire-bond 芯片 IO 在四周；Flip-chip 的 bump 在整面阵列。电源 bump 要均匀，高速差分要成对并靠近 PHY。
密封环、切割道、对准标记、logo、fuse 盒：芯片收尾结构现在就要占位，不能最后再挤。

9.3 电源规划

电源网络是一张低电阻的金属网：外围电源环、高层金属粗条带、通孔阵列下到标准单元的电源轨。还要放电源开关（power gating）、电平转换、去耦电容（decap）。规划目标是：最差开关瞬间，标准单元看到的电压仍高于时序库假设；同时金属线电流密度不超过电迁移寿命。电源域边界必须和 UPF 一致，否则隔离单元会对不齐。

9.4 布局 Placement

全局布局：按连线长度和时序权重把单元撒开。
详细布局与合法化：对齐到行、避开宏和阻塞，消除重叠。
优化：插缓冲、调门尺寸、高低阈值电压互换、克隆高扇出、搬迁关键路径附近的单元。
拥塞估计：若某些 G-cell 溢出，后面布线必失败，必须先疏散或改 floorplan。

9.5 时钟树综合 CTS

时钟是芯片上扇出最大、对偏斜最敏感的网。CTS 用缓冲器/反相器长出树、鱼骨、网格或混合结构，把时钟送到每个触发器。指标包括：插入延迟、偏斜、占空比、功耗（时钟可占总动态功耗 30% 以上）、以及保持时间。有时故意做 有用偏斜：让捕获沿晚一点，救建立时间。多电压、门控时钟、跨电源域时钟是 CTS 的难点。

9.6 布线 Routing

全局布线：为每条网分配大致层和区域，不画精确中心线。
轨道分配与详细布线：落到制造网格上，打通孔，避开短路和间距违例。
特殊网：时钟、差分、屏蔽线、电源，往往指定非默认规则（NDR）：更宽、更大间距、平行屏蔽。
信号完整性：并行线太长会产生串扰延迟和噪声，要对受害网加倍间距或加屏蔽。
天线效应：长金属在等离子刻蚀时会充电打穿栅氧，要用跳层或天线二极管泄放。
金属填充与通孔加倍：为了化学机械抛光平整和通孔良率，空区要补 dummy 金属，关键通孔成对打。

10. 签核与 Tape-out

签核（signoff）是用"金标准"工具做最后一次判定：这份版图在所有必须关注的工况下，功能、时序、电源、可制造性都过关，才允许交给晶圆厂。Tape-out 的字面意思是"把磁带寄走"，现在指提交最终 GDSII 或 OASIS。

图 8 · 签核是一组互相独立的"否决权"，任何一项红灯都不能流片

10.1 时序签核为什么比实现器报告更严

实现工具为了迭代速度会用简化延时模型。签核 STA 使用更完整的寄生、片上波动（OCV 及统计版 AOCV/POCV）、串扰、老化（部分产品）和晶圆厂规定的余量。建立时间决定最高频率，保持时间决定会不会"先天不稳"------保持失败与频率无关，降频也救不了。

10.2 ECO：流片前最后的补丁

发现功能或时序问题后，尽量做 ECO（Engineering Change Order）：只改少量门和金属，避免全芯片重来。金属层 ECO 在硅后也能做（只改高层掩模），成本远低于全层重投。前提是预留备用门（spare cells）和足够布线资源。

Tape-out 包通常包括：GDS/OASIS、图层映射、顶层单元名、掩模版本、DRC/LVS 干净证明、waiver 清单、IO 坐标、凸点图、fuse 说明。版本号和校验和必须锁死，防止传错文件。

11. 掩模与光刻准备

设计公司交出的 GDS 还不是晶圆厂直接拿去曝光的图形。掩模数据准备（MDP）要把版图拆成各层掩模，做光学邻近修正，再写成电子束能画的格式。先进制程上，这一步的计算量和掩模成本本身就是一条产线。

11.1 关键步骤

分层与布尔运算：从设计层导出实际工艺层（注入、阻挡、通孔等），按晶圆厂层号输出。
RET / OPC：光学邻近修正。因为光的波长比图形大，必须预先把掩模画"变形"，晶圆上才得到目标形状。
ILT：反向光刻，用计算求出更自由的掩模图形，7nm 及以下关键层常用。
多重图形：一层设计金属可能拆成两三次曝光（LELE、SADP、SAQP），否则间距做不出来。
EUV 与 DUV 分工：先进节点关键层用 13.5 nm EUV，其余层仍用 193 nm 浸没式光刻。
掩模制造：电子束把图形写到镀铬石英板上（EUV 则是反射式多层膜掩模），再检验缺陷。
套刻与标记：每层要对准前层，对准标记、测量图形会做进切割道。

掩模缺陷等于每片晶圆都复制这份缺陷，所以掩模检验（缺陷、临界尺寸、套刻）极严。MPW（多项目晶圆）把多家芯片拼在同一套掩模上摊成本，适合流片验证，不适合上量。

12. 晶圆制造

晶圆厂把空白硅片变成布满晶体管和金属互连的圆片。现代逻辑厂以 300 mm 晶圆为主，洁净等级极高，一片要走几百到一千多道工艺，周期常见 8--16 周（先进节点更长）。工艺按深度分成 FEOL（做晶体管）、MOL（局部互连）、BEOL（多层金属）。

图 9 · 从衬底到凸点的纵向分工：FEOL 做开关，BEOL 做接线，中间 MOL 把两者接起来

12.1 几乎每层都在重复的基本循环

图 10 · 光刻---图形转移循环。几百层工艺本质上是这个循环加材料变化

12.2 FEOL：把晶体管做出来

起始晶圆：单晶硅，逻辑常用 p 型衬底；SOI 用于部分射频/低功耗。
隔离：浅槽隔离 STI，防止相邻器件漏电。
阱与阈值注入：离子注入定义 NMOS/PMOS 阱和开启电压，再退火激活。
栅极：多晶硅栅已让位给高介电常数介质 + 金属栅（HKMG）。FinFET 把沟道竖成鳍；GAA 用纳米片四面围栅。
侧墙、源漏外延：应变硅/锗硅提高迁移率，源漏做成低电阻接触。
自对准接触：钨/钴/钌接触孔打到有源区和栅。

12.3 MOL 与 BEOL：把晶体管连成电路

MOL 用局部金属把扩散区和栅引到 M1，尺寸接近晶体管，对电阻和电容极敏感。
BEOL 铜双大马士革：阻挡层 + 种子层 + 电镀 + CMP。介质用 Low-k / Ultra Low-k 降电容，但机械更脆，封装应力要小心。
通孔电阻和空洞是良率杀手，所以有通孔加倍、通孔检测结构。
顶层做铝或厚铜焊盘，再钝化开窗；Flip-chip 则做 UBM 和凸点（铜柱）。

12.4 厂内监控

切割道上有 PCM（工艺控制监测）结构：晶体管电性、电阻、电容、击穿。另有缺陷扫描、套刻、CD-SEM、椭圆偏振测膜厚。晶圆出厂前还有 WAT（晶圆验收测试）。设计公司看到的"这批片子好不好"，大量信息来自这些数据，而不是等封装完再猜。

13. 晶圆测试 CP

CP（Chip Probing，针测）在还未划片时，用探针卡扎到焊盘或凸点上，由 ATE 跑 DFT 图案。目的是：坏管芯不要封装（封装比管芯还贵时尤其重要）、给晶圆厂反馈缺陷图谱、按速度/漏电分 bin。

探针卡 / 垂直探针：一次扎一颗或多颗。凸点芯片用对应 pitch 的探针。
测试内容：扫描、MBIST、边界扫描、熔丝修调、关键模拟、高速环回。完整高速接口有时留到封装后。
图谱：好裸片/坏裸片地图。中心与边缘、重复阵列图案能区分随机颗粒和系统性光刻问题。
Inkless：不再用墨点标坏片，而是电子地图给划片和封装挑料。
KGD（Known Good Die）：多芯片封装前必须先确认裸片是好的，否则一颗坏核毁掉整颗 SiP。

不是所有产品都做完整 CP。极低成本 MCU 可能只做抽样；HBM、2.5D 上的逻辑片则几乎必须高覆盖 KGD。

14. 封装

封装把易碎的裸片变成可焊接、可散热、可引出几百到上万个引脚的器件。它还决定信号完整性、供电阻抗和热阻。先进产品的封装已是"第二段设计"，不是外壳。

图 11 · 从引线键合到 2.5D/3D：封装在决定带宽、功耗和成本

14.1 封装产线细步骤（以 FC-BGA 为例）

晶圆减薄：背面磨削到目标厚度，利于散热和叠层，但增加破片风险。
晶圆凸点：若晶圆厂未做完铜柱，OSAT 补做 UBM 和凸点。
划片：刀轮或激光隐切 + 裂片，得到单颗管芯。
倒装键合：管芯凸点对准基板焊盘，回流焊接。
底部填充 underfill：环氧填充间隙，缓解 CTE 失配造成的疲劳。
散热盖 / 塑封：高性能芯片加 IHS 与导热界面材料；消费芯片常模塑。
植球：基板背面植 BGA 锡球，形成可上板的封装。
激光刻字、外观、X-Ray / 超声：查空洞、偏移、分层。

14.2 基板与信号完整性

有机基板是多层微带/带状线电路板，负责把芯片几百微米节距扇出到板上毫米节距。要做电源平面、参考地、差分等长、过孔残桩控制。2.5D 中介层用硅上细 RDL 把 HBM 和主芯片连在一起，带宽远超有机基板，但成本和良率更难。

15. 终测、老化与可靠性

封装后的器件才接近用户拿到的形态。终测（FT）用机械手把芯片送进 ATE 插座，跑更完整的向量和模拟参数。很多产品还要老化、系统级测试和可靠性认证，才能进入量产放行。

图 12 · 测试是漏斗：每一级都在用更接近使用条件的方法抓漏网失效

15.1 终测通常包含

直流参数：功耗、漏电、IO 电平、开短路。
扫描与 BIST 全图案，必要时多电压、多温度（三温测试）。
PLL 锁定、存储器修调后的再测。
高速 IO 的环回、抖动、误码（视插座带宽和成本取舍）。
模拟 trim：把 ADC 偏移、基准电压写进 eFuse。

15.2 可靠性项目（认证，不是每颗都做）

|------------------------|------------|-----------------|
| 项目 | 目的 | 典型手段 |
| HTOL | 高温工作寿命，抓老化 | 高温高电压动态运行 |
| HAST / THB | 潮湿腐蚀、封装进水 | 高温高湿偏压 |
| 温度循环 TC | 焊点、凸点疲劳 | 高低温反复冲击 |
| ESD / Latch-up | 静电与闩锁 | HBM/CDM 模型、电流注入 |
| 机械 | 弯曲、跌落、振动 | 板级与封装级试验 |
| 电迁移 / TDDB / HCI / BTI | 晶体管与互连寿命 | 晶圆级或封装级加速 |

老化（burn-in）针对早期失效浴缸曲线的"婴儿期"：高温高应力下让薄弱器件先坏，避免到客户现场再坏。高可靠产品几乎必做；消费类可能抽测或用智能电压应力代替。

16. 良率、失效分析与量产

首片硅（first silicon）回来不是终点，而是硅后验证的开始：上电、时钟、扫描通路、存储器、再跑软件。同时良率工程开始把 CP/FT 失败分类，决定是设计问题、工艺窗口问题，还是封装应力问题。

16.1 硅后要做的事

Bring-up：最小可启动路径。先确认电源、JTAG、PLL，再加载固件。
特征化：Shmoo 图扫电压-频率，画合格窗口；测功耗、热、IO 眼图。
失效分析 FA：从 ATE 失败向量反推到扫描链单元，再用 EMMI、激光电压探测、FIB 切片、SEM/TEM 看到底是空洞、短路还是设计热点。
改版决策：软件绕过、fuse 修、金属 ECO，还是全层 respin。
良率爬坡：与晶圆厂一起收紧工艺窗口、加 dummy、改密度、调整测试限。

16.2 量产放行

通常要满足：功能/性能基线、DFT 覆盖率、CP/FT 良率稳定、可靠性认证通过、供应链（基板、探针卡、插座）具备产能、追溯体系（晶圆批号-坐标-封装批次）建立。车规、工业、医疗还会锁工艺和 BOM，改任何材料都要再认证。

16.3 回看整条链的数据

图 13 · 从规格文件到出货批次，版本管理失败等于制造失败

17. 术语速查

|-------------------|-------------------------------|
| 术语 | 含义 |
| EDA | 电子设计自动化，覆盖仿真、综合、布局布线、签核等软件 |
| RTL | 寄存器传输级描述，前端主设计形态 |
| 行为设计 | 比 RTL 更高的抽象：算法、SystemC、架构性能模型 |
| PPA | 性能、功耗、面积，设计三角 |
| PDK | 工艺设计套件，晶圆厂给设计公司的规则与模型 |
| DFT / ATPG / BIST | 可测性设计、自动测试图案生成、内建自测 |
| STA | 静态时序分析，不跑向量就检查建立/保持 |
| DRC / LVS | 设计规则检查、版图与原理图对照 |
| GDSII / OASIS | 最终版图数据库格式 |
| FEOL / MOL / BEOL | 前段晶体管、中段接触、后段金属互连 |
| OPC / EUV | 光学邻近修正、极紫外光刻 |
| CP / FT / SLT | 晶圆针测、封装终测、系统级测试 |
| OSAT | 外包封装测试厂 |
| Tape-out | 把签核后的版图交给晶圆厂开掩模 |
| ECO / Respin | 局部工程更改 / 整轮重新流片 |

若只用一句话记：行为与架构决定该不该做，RTL 与验证决定做对没有，物理设计决定做得出来，晶圆厂决定做得出来的硅好不好，封测决定交到客户手里还能不能用。

本文为流程说明，图为示意而非某家代工厂的真实层栈或工具菜单。具体节点、库和签核清单以合作晶圆厂 PDK 与项目检查单为准。