Implement the following circuit:
module top_module (
input clk,
input d,
input r, // synchronous reset
output q);
always@(posedge clk) begin
if(r)
q<=1'b0;
else
q<=d;
end
endmodule[HDLBits] Exams/m2014 q4c
向盟约宣誓2023-08-17 8:05
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