[HDLBits] Exams/ece241 2014 q4

Given the finite state machine circuit as shown, assume that the D flip-flops are initially reset to zero before the machine begins.

Build this circuit.

复制代码
module top_module (
    input clk,
    input x,
    output z
); 
	wire d1,d2,d3,q1,q2,q3;
    assign d1=x^q1;
    assign d2=x&(~q2);
    assign d3=x|(!q3);
    always@(posedge clk) begin
    	q1<=d1;
        q2<=d2;
        q3<=d3;
    end
    assign z=~(q1|q2|q3);
endmodule
相关推荐
不可思议迷宫10 小时前
Verilog编程实现一个分秒计数器
单片机·嵌入式硬件·fpga开发
Terasic友晶科技13 小时前
第3篇:Linux程序访问控制FPGA端LEDR<一>
fpga开发·嵌入式系统·de1-soc开发板
双料毒狼_s13 小时前
【FPGA】状态机思想回顾流水灯
fpga开发
双料毒狼_s1 天前
【FPGA实战】基于DE2-115实现数字秒表
fpga开发
Cynthia的梦1 天前
FPGA学习-基于 DE2-115 板的 Verilog 分秒计数器设计与按键功能实现
fpga开发
9527华安1 天前
Xilinx系列FPGA实现HDMI2.1视频收发,支持8K@60Hz分辨率,提供2套工程源码和技术支持
fpga开发·音视频·8k·hdmi2.1
大熊Superman2 天前
FPGA实现LED流水灯
fpga开发
泪水打湿三角裤2 天前
fpga:分秒计时器
fpga开发
奋斗的牛马2 天前
FPGA_AXI仿真回环(一)
fpga开发
LeeConstantine2 天前
FPGA FLASH烧写遇到的问题
fpga开发