Vivado IP中Generate Output Products的设置说明

文章目录

  • [Vivado IP中Generate Output Products的设置说明](#Vivado IP中Generate Output Products的设置说明)
    • [Synthesis Options](#Synthesis Options)
    • [Run Settings](#Run Settings)
  • 官方文档中的介绍
    • [Generate Output Products](#Generate Output Products)
    • [Synthesis Options for IP](#Synthesis Options for IP)
  • 参考文献

Vivado IP中Generate Output Products的设置说明

在创建IP核时,将IP核的信息配置完成之后会弹出Generate Output Products界面,其中包括Preview、Synthesis Options和Run Settings三部分。下面介绍其中的Synthesis Options和Run Settings部分。

Synthesis Options

在Vivado生成IP核时,可以设置综合选项(Synthesis Options)为 GlobalOut of context per IP

"Gobal ":指每次工程综合的时候,IP核都会和工程一起综合,这样综合的时间就较长,而且Global选项不会产生.dcp文件,因为工程综合的时候是对IP核的源码进行综合的。

"Out of context per IP":指让vivado在综合的时候对IP进行单独综合,生成.dcp文件,然后在工程要用到IP的时候,只需从.dcp文件中解析出对应IP的网表文件即可,而不需对IP进行重新综合,这样的方式可以加快综合的速度

Vivado默认为Out of context per IP (OOC)模式。因为它有两个主要优点

  • 它改进了合成运行时间,因为您仅在IP自定义或版本的更改需要时合成IP,而不是将其作为顶层设计的一部分重新合成。

  • 其产生<ip_name>_sim_netlist.v或<ip_name>_sim_netlist.vhdl结构仿真网表。如果您使用的是单一语言模拟器,并且IP不提供该语言的行为HDL,则可以在模拟期间使用这些文件。

vivado综合选项------out of context per ip & Gloabal的"关于高阻态和OOC(out of context)综合方式"部分提到:如果设计中存在三态(高阻态),OOC综合操作就会受到影响。

Run Settings

Run Settings:Number of jobs

您还可以指定一次启动的OOC合成运行数。

默认情况下,指定一个Number of jobs,设计按顺序运行启动。"Number of jobs"选项中的较大数字指定可以并行运行的最大设计运行数。

请在您的终端查看,以便更好地理解how to decide the number of jobs in Run settings in generate output products (xilinx.com)

  • 在 Vivado 中创建一个GUI项目
  • 从 IP 目录中添加多个xilinx IP
  • 现在会弹出 OOC 生成其产品的窗口,您会看到弹出窗口要求设置作业数
  • 如果您设置为 1,那么一次只能完成一个 OOC 综合。如果设置了 1 个以上,则会看到这些 IP 正在进行并行 OOC 综合。您可以在 "设计运行 "选项卡中看到这些信息。

官方文档中的介绍

Generate Output Products

Synthesis Options for IP

参考文献

Vivado Design Suite User Guide Designing with IP (UG896)

相关推荐
风_峰1 天前
Ubuntu Linux SD卡分区操作
嵌入式硬件·ubuntu·fpga开发
FPGA_Linuxer1 天前
FPGA 40 DAC线缆和光模块带光纤实现40G UDP差异
网络协议·fpga开发·udp
风_峰2 天前
Petalinux相关配置——ZYNQ通过eMMC启动
嵌入式硬件·ubuntu·fpga开发
风_峰2 天前
【ZYNQ开发篇】Petalinux和电脑端的静态ip地址配置
网络·嵌入式硬件·tcp/ip·ubuntu·fpga开发
碎碎思2 天前
一块板子,玩转 HDMI、USB、FPGA ——聊聊开源项目 HDMI2USB-Numato-Opsis
fpga开发
ooo-p2 天前
FPGA学习篇——Verilog学习Led灯的实现
学习·fpga开发
嵌入式-老费2 天前
Zynq开发实践(FPGA之选择开发板)
fpga开发
风_峰2 天前
PuTTY软件访问ZYNQ板卡的Linux系统
linux·服务器·嵌入式硬件·fpga开发
电子凉冰3 天前
FPGA入门-状态机
fpga开发
Aczone283 天前
硬件(十)IMX6ULL 中断与时钟配置
arm开发·单片机·嵌入式硬件·fpga开发