FPGA面试题(7)

一.解释一下SPI的四种模式

0 1
时钟极性CPOL 空闲状态为低电平 空闲状态为高电平
时钟相位CPHA 在第一个跳变沿采样 在第二个跳变沿采样
模式 CPOL CPHA 描述
模式0 0 0 sclk上升沿采样,sclk下降沿发送
模式1 0 1 sclk上升沿发送,sclk下降沿采样
模式2 1 0 sclk上升沿发送,sclk下降沿采样
模式3 1 1 sclk上升沿采样,sclk下降沿发送

我们常用的是模式0和模式3

  • 模式0:

    CPOL = 0:空闲时为低电平,第一个跳变沿是上升沿,第二个跳变沿是下降沿。

    CPHA = 0:在第一个跳变沿(上升沿)采样

  • 模式1:

    CPOL = 0:空闲时为低电平,第一个跳变沿是上升沿,第二个跳变沿是下降沿。

    CPHA = 1:在第二个跳变沿(下降沿)采样

  • 模式2:

    CPOL = 1:空闲时为高电平,第一个跳变沿是下降沿,第二个跳变沿为上升沿。

    CPHA = 0:在第一个跳变沿(下降沿)采样

  • 模式3:

    CPOL = 1:空闲时为高电平,第一个跳变沿是下降沿,第二个跳变沿为上升沿。

    CPHA = 1:在第二个跳变沿(上升沿)采样

二.什么是高阻态

  • 可以理解为开路。电阻非常大,极限状态可以视为悬空

三.时序设计的实质

  • 满足每一个触发器的建立时间和保持时间

四.UART、IIC、SPI的区别

UART IIC SPI
物理信号线 RX/TX SCL/SDA SCLK/MOSI/MISO/CS_N
主从关系 不存在主从关系 一主多从/多主多从,通过器件地址选择从机 一主多从,通过拉低不同的片选信号选择从机
通信方式 异步通信 同步通信 同步通信
通信方向 全双工 半双工 全双工
通信速率 波特率(9600、115200等) 标准模式100Kbit/s、快速模式400Kbit/s、高速模式3.4Mbit/s 正常读20MHz、快速读50MHz
可靠性 奇偶校验 应答位 无数据校验

五.EEPROM(24LC04B)和FLASH(M25P16)的存储结构

  • EEPROM(24LC04B):2个block,每个block有256个字节
  • FLASH(M25P16):32个扇区(Sector),每个扇区有256页(Page),每页有256字节(Byte)

六.localparam、parameter、define的区别

define parameter localparam
作用范围 整个文件,定义语句后可以跨模块 本模块内有效 本模块内有效
修改 新定义后修改 模块例化时可以通过参数传递进行修改 不可修改
本模块内有效
修改 新定义后修改 模块例化时可以通过参数传递进行修改 不可修改
使用场景 全局性常数 本模块可变常数 本模块不变常数
相关推荐
国科安芯2 小时前
抗辐照MCU芯片在激光雷达领域的适配性分析
网络·人工智能·单片机·嵌入式硬件·fpga开发
数字IC吗喽3 小时前
三、ILA逻辑分析仪抓取及查看波形
fpga开发
bnsarocket6 小时前
Verilog和FPGA的自学笔记8——按键消抖与模块化设计
笔记·fpga开发·verilog·自学·硬件编程
奋斗的牛马9 小时前
FPGA—ZYNQ学习GPIO-EMIO,MIO,AXIGPIO(五)
单片机·嵌入式硬件·学习·fpga开发·信息与通信
FPGA_ADDA11 小时前
基于VU13P的6U VPX 载板
fpga开发·信号处理·xcvu13p
KOAN凯擎小妹1 天前
晶振信号质量:上升下降时间与占空比
单片机·嵌入式硬件·fpga开发·信息与通信
cmc10281 天前
148.PCIE参考时钟无法绑定
fpga开发
我爱C编程1 天前
【硬件片内测试】基于FPGA的完整BPSK链路测试,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计
fpga开发·定时·bpsk·帧同步·卷积编码·维特比译码·频偏估计
FPGA_小田老师1 天前
FPGA基础知识(十一):时序约束参数确定--从迷茫到精通
fpga开发·时序约束·建立时间·保持时间·约束参数计算
FPGA_小田老师1 天前
FPGA基础知识(十二):详解跨时钟域约束
fpga开发·时序约束·跨时钟域·约束完整性