【紫光同创国产FPGA教程】——【PGL22G第十章】DDR3读写实验例程

本原创教程由深圳市小眼睛科技有限公司创作,版权归本公司所有,如需转载,需授权并注www.meyesemi.com)

适用于板卡型号:

紫光同创PGL22G开发平台(盘古22K)

一:盘古22K开发板(紫光同创PGL22G开发平台)简介

盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板,全面实现国产化方案,板载资源丰富,高容量、高带宽,外围接口丰富,不仅适用于高校教学,还可以用于实验项目、项目开发,一板多用,满足多方位的开发需求。

二:实验目的

MES22GP开发板上有一片Micron的DDR3(MT41K256M16 TW107:P)内存组件,拥有16bit位宽的存储空间(MT41J系列是旧的产品,目前很多型号已经停产,后续替代就是MT41K系列。硬件上的差异是MT41K支持1.35V低电压,同时也兼容1.5V电压,所以可以用MT41K直接替换相应型号的MT41J芯片)。该DDR3存储系统直接连接到了PGL22G的Bank L1及Bank L2上。PGL22G的DDR IP为硬核IP,需选择正确的IP添加(详情请查看"MES22GP开发板硬件使用手册")。

生成DDR3 IP官方例程,实现DDR3的读写控制,了解其工作原理和用户接口。

三:DDR3控制器简介

HMIC_H IP是深圳市紫光同创电子有限公司FPGA产品中用于实现对SDRAM读写而设计的IP,通过公司Pango Design Suite套件(后文简称PDS)中IP Compiler工具(后文简称IPC)例化生成IP模块。

➢支持LPDDR、DDR2、DDR3;➢支持x8 x16 Memory Device;

➢用户接口

◼标准的AXI4总线接口

◆一组128bit的AXI4 Host Port

◆两组64bit的AXI4 Host Port

◼标准的APB总线接口

◆DDRC配置接口

➢支持可配低功耗模式:Self-Refresh和Power Down;

➢支持DDR3的最高数据速率达到1066Mbps;

➢支持DDR2的最高数据速率达到800Mbps;

➢支持LPDDR的最高数据速率达到400Mbps;

➢Burst Length 8和单Rank;HMIC_H IP系统框图如下图所示:

HMIC_H IP包括了DDR Controller、DDR PHY和PLL,用户通过AXI4接口实现数据的读写,通过APB接口可配置DDR Controller内部寄存器,PLL用于产生需要的各种时钟。

AXI4接口:HMIC_HIP提供三组AXI4HostPort:AXI4Port0(128bit)、AXI4Port1(64bit)、AXI4 Port2(64bit)。用户通过HMIC_H IP界面可以选择使能这三组AXI4Port。三组AXI4 Host Port均为标准AXI4接口。

APB接口:HMIC_H IP提供一个APB配置接口,通过该接口,可配置DDR Controller内部寄存器。HMIC_H IP初始化完成后使能该接口。

详细的端口说明请点击IP配置界面的View Datasheet查看IP手册。

四:实验设计

安装DDR3 IP核

PDS安装后,需手动添加DDR3 IP,操作流程如下:

(1)DDR3 IP文件:6_IP_setup_packet\DDR3\ipsl_hmic_h_v1_2.iar

(2)IP安装步骤:1_Demo_document\工具使用篇\03_IP核安装与查看用户指南

DR3读写Example工程

1.打开PDS软件,新建工程ddr3_test,点开如下图标,打开IP Compiler;

2.选择DDR3 IP,取名,然后点击Customize;

DDR3 IP配置说明

HMIC_H IP配置分为四个页面,分别为Step1: Basic Options,Step2: Memory Options,Step3: Interface Options,Step4: Summary,请务必按照该页面顺序配置。

Step 1: Basic Options

是IP的基本配置页面,页面如下图所示:

Step 2: Memory Options

是Memory参数的配置页面,页面如下图所示:

Step 3: Interface Options

是接口参数的配置页面,页面如下图所示:

Step 4: Summary

用于打印当前的配置信息,不需要配置参数,点击Generate可生成DDR3IP;页面如下图所示:

关闭本工程,在本工程文件内按此路径打开Example工程(也可以打开示例工程):ddr_test\ipcore\ddr_test\pnr\trl_phy_22\ddr_test.pds

注:如果使用自己的工程,那么需要打开example工程中的引脚约束文件对以下信号修改其引脚配置,方能在烧录程序后看到正确的LED灯亮灭情况:

五:实验现象

下载程序,可以看到LED1常灭;LED2,LED3,LED4常亮;LED5闪烁。

上板效果:

相关推荐
listhi52020 小时前
FPGA设计中的信号完整性量化与优化:探索高速数字系统的关键路径
fpga开发
hahaha60161 天前
xilinx的oddr原语是否可以直接使用verilog实现?
fpga开发
I'm a winner2 天前
FPGA 在情绪识别领域的护理应用(三)
fpga开发·前沿研究
小眼睛FPGA2 天前
【盘古100Pro+开发板实验例程】FPGA学习 | gamma 变化 | 图像实验指导手册
科技·学习·ai·fpga开发·fpga
I'm a winner2 天前
FPGA 在情绪识别领域的护理应用(二)
fpga开发·学习方法·前沿研究
9527华安3 天前
FPGA实现Aurora 64B66B图像视频点对点传输,基于GTH高速收发器,提供2套工程源码和技术支持
fpga开发·音视频·aurora·gth·高速收发器·64b66b
XINVRY-FPGA3 天前
EPM240T100I5N Altera FPGA MAX II CPLD
人工智能·嵌入式硬件·fpga开发·硬件工程·dsp开发·射频工程·fpga
第二层皮-合肥4 天前
FPGA实现ETH接口
单片机·嵌入式硬件·fpga开发
璞致电子4 天前
【PZ-ZU47DR-KFB】璞致FPGA ZYNQ UltraScalePlus RFSOC QSPI Flash 固化常见问题说明
嵌入式硬件·fpga开发·fpga·软件无线电·sdr
陌夏微秋4 天前
FPGA硬件设计2 最小芯片系统-ZYNQ7020/7010
嵌入式硬件·fpga开发·硬件架构·硬件工程·信息与通信·智能硬件