DDR电路简介
RK3588 DDR 控制器接口支持 JEDEC SDRAM 标准接口，原理电路16位数据信号如图8-1所示，地址、控制信号如图8-2所示，电源信号如图8-3所示。电路控制器有如下特点：
1、兼容 LPDDR4/LPDDR4X/LPDDR5 标准；
2、支持 64bits 数据总线宽度，由 4 个 16bits 的 DDR 通道组成，每个通道容量最大寻址地址 8GB；4个通道容量可支持总容量达到 32GB；
3、两个 16bits 组成一个 32bits 通道，2 个 32bits 通道(即图纸中 CH0、CH1 通道)不能采用不同容量的颗粒配置，如 4GB+2GB;
4、支持 Power Down、Self Refresh 等模式；
5、具有动态 PVT 补偿的可编程输出和 ODT 阻抗调整。
图 8-1 RK3588 DDR部分数据信号管脚
图 8-2 RK3588 DDR部分地址、控制信号管脚
图 8-3 RK3588 DDR部分电源管脚
DDR电路设计建议
1、RK3588 DDR PHY 和各 DRAM 颗粒原理图保持与瑞芯微原厂设计一致性，包含DDR电源部分的去耦电容；
2、K3588 可支持 LPDDR4/LPDDR4X、LPDDR5，这些 DRAM 具有不同 I/O 信号，根据 DRAM 类型选择对应的信号；
3、DQ，CA 顺序全部不支持对调，如果PCB布线需要调整管脚，与瑞芯微原厂FAE沟通；
4、LPDDR4/4x/LPDDR5 的颗粒 ZQ 必须接 240ohm 1%到 VDDQ_DDR_S0 电源上；
5、LPDDR4/4x 的颗粒 ODT_CA 必须接 10Kohm 5%到 VDD2_DDR_S3 电源上；
6、内置 Retention 功能，DDR 进入自刷新期间，DDR 控制器端 DDR_CH_VDDQ_CKE 的电源脚需要保持供电，其它电源可关闭；DDR 颗粒的 VDDQ 电源在 tCKELCK 关闭 5ns 后也可以关闭，其它电源不能关；
7、LPDDR5 引入了 WCK 时钟；LPDDR5 有两个工作时钟，一个是 CK_t 和 CK_c，用于控制命令、地址的操作；一个是 WCK_t 和 WCK_c，WCK 可以是 CK 频率的 2 倍或 4 倍运行；当 Write 时，WCK 是时钟也是 Write data strobe；当 Read 时，WCK 是 DQ 和 RDQS 的时钟，RDQS 是 Read data strobe 信号；
8、RK3588 支持 DVFSC Mode(运行 LPDDR5 时)，DVFSC 模式支持在 VDD2L(0.9V)和 VDD2H(1.05V)两个电压之间进行切换，即高频运行时采用 VDD2H 电压工作，低频运行时采用 VDD2L 电压工作。
DDR 拓扑结构与匹配方式设计
1、LPDDR4/4x 2 颗 32bit 时，DQ、CA 采用点对点拓扑结构，如图8-4所示，匹配方式为LPDDR4 颗粒 DQ、CLK、CMD、CA 都支持 ODT，全部点对点连接即可；
2、LPDDR5 2 颗 32bit 时，DQ、CA 采用点对点拓扑结构，如图8-5所示，匹配方式为LPDDR5 颗粒 DQ、CLK、CMD、CA 都支持 ODT，全部点对点连接即可。
图 8-4 LPDDR4 点对点拓扑结构
图 8-5 LPDDR5 点对点拓扑结构
DDR 电源设计和上电时序要求
1、RK3588 DDR PHY 供电电源汇总如表8-1所示：
表8-1 RK3588 DDR PHY 供电电源
2、LPDDR4/4x/LPDDR5 颗粒供电电源汇总如表8-2所示：
表8-2 LPDDR4/4x/LPDDR5 供电电源
DDR 电源设计电路建议
1. 采用双 PMIC 电源方案时供电电路
1.1 采用瑞芯微配套PMIC 型号为 RK806-2，务必注意，根据实际使用 DRAM 颗粒，同步修改 PMIC2 RK806-2 FB9（pin66）的分压电阻阻值，使得 VDDQ_DDR_S0 输出电压与颗粒相匹配，如图8-6所示；
图 8-6 RK806-2 BUCK9 FB参数调整
1.2 采用瑞芯微配套PMIC 型号为RK806-2，务必注意，根据实际使用DRAM颗粒，同步修改PMIC2 RK806-2 FB9（pin66）的分压电阻阻值，使得VDD2_DDR_S3输出电压与颗粒相匹配，如图8-7所示；
图 8-7 RK806-2 BUCK9 FB 参数调整
2. 采用单 PMIC 电源方案时供电电路
1、采用瑞芯微配套PMIC 型号为 RK806-1，务必注意，根据实际使用 DRAM 颗粒，同步修改 PMIC RK806-1 FB9（pin66）的分压电阻阻值，使得 VDDQ_DDR_S0 输出电压与颗粒相匹配，如图8-8所示；
图 8-8 RK806-1 BUCK9 FB 参数调整
2、采用瑞芯微配套PMIC型号为RK806-1，务必注意，根据实际使用DRAM 颗粒，同步修改PMIC RK806-1 FB6（pin31）的分压电阻阻值，使得VDD2_DDR_S3输出电压与颗粒相匹配，如图8-9所示；
图 8-9 RK806-1 BUCK6 FB 参数调整
3、瑞芯微原厂RK3588电路图纸参考模板里提供了LPDDR4 和 LPDDR4x 兼 容 设 计,需要注意的是：必须根据实际物料选择相应的电路。贴 LPDDR4 颗粒时，只需要贴 R3811 电阻，R3808 不贴；贴 LPDDR4x 颗粒时，只需要贴 R3808 电阻，R3811 不贴，如图8-10所示。
图 8-10 LPDDR4/LPDDR4x 兼容设计电源选择
DDR电路叠层与阻抗设计
8层通孔板1.6mm厚度叠层与阻抗设计
在8层通孔板叠层设计中，顶层信号 L1 的参考平面为 L2，底层信号 L8 的参考平面为 L7。建议层叠为TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom，基铜厚度建议全部采用 1oZ，厚度为1.6mm。详细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-11所示，阻抗线宽线距如图8-12所示。
图 8-11 8层通孔1.6mm厚度推荐叠层
图 8-12 8层通孔1.6mm厚度各阻抗线宽线距
10层1阶HDI板1.6mm厚度叠层与阻抗设计
在10层1阶板叠层设计中，顶层信号L1的参考平面为L2，底层信号L10的参考平面为L9。建议层叠为TOP-Signal/Gnd-Gnd/Power-Signal-Gnd/Power-Gnd/Power-Gnd/Power-Signal-Gnd-Bottom，其中L1，L2，L9，L10，建议采用1oZ，其它内层采用HoZ。详细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-13所示，阻抗线宽线距如图8-14所示。
图8-13 10层1阶HDI板叠层设计
图8-14 10层1阶HDI板阻抗设计
10层2阶HDI板1.6mm厚度叠层与阻抗设计
在10层2阶板叠层设计中，顶层信号L1的参考平面为L2，底层信号L10的参考平面为L9。建议层叠为TOP-Gnd-Signal-Gnd-Power-Signal/Pow -Gnd-Signal-Gnd-Bottom，其中L1，L2，L3，L8，L9，L10，建议采用1oZ，其它内层采用HoZ。细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-15所示，阻抗线宽线距如图8-16与8-17所示。
图8-15 10层2阶HDI板叠层设计
图8-16 10层2阶HDI板单端阻抗设计图
图8-17 10层2阶HDI板差分阻抗设计图
DDR电路阻抗线与阻抗要求
1、所有通道数据DQ、DM单端信号阻抗40欧姆，如果叠层无法满足40欧目标阻抗，至少保证阻抗满足45ohm±10%，40欧目标阻抗信号余量会更大，45欧目标阻抗信号余量会更小，如图8-18所示；
图 8-18 CH0与CH1通道数据DQ、DM阻抗线
2、所有通道地址、控制单端信号阻抗40欧姆，如图8-19所示；
图 8-19 CH0与CH1通道地址、控制阻抗线
3、CKE单端信号阻抗50欧姆，如图8-20所示；
图 8-20 CH0与CH1通道CKE阻抗线
4、所有通道数据锁存信号DQS与时钟差分信号阻抗80欧姆，如果叠层无法满足80欧目标阻抗，至少保证阻抗满足90ohm ±10%，如图8-21所示；
图 8-21 CH0与CH1通道DQS与CLK差分阻抗线
DDR电路PCB布局布线要求
1、由于RK3588 DDR接口速率最高达4266Mbps，PCB 设计难度大，所以强烈建议使用瑞芯微原厂提供的 DDR 模板和对应的 DDR 固件。DDR 模板是经过严格的仿真和测试验证后发布的。在单板PCB设计空间足够的情况下，优先考虑留出DDR电路模块所需要的布局布线空间，拷贝瑞芯微原厂提供的 DDR 模板，包含芯片与DDR颗粒相对位置、电源滤波电容位置、铺铜间距等完全保持一致。如图8-22至8-29所示。
2、如果自己设计 PCB，请参考以下PCB 设计建议，强烈建议进行仿真优化，然后与瑞芯微原厂FAE进行确认,确认没问题以后在进行打样调试。
- CPU 管脚，对应的 GND 过孔数量，建议严格参考模板设计，不能删减 GND 过孔。8 层通孔的 PCB模板，CPU 管脚 GND 过孔设计如图8-30所示，黄色为DDR管脚信号，地管脚为红色；
图 8-30 RK3588地过孔示意图
- 信号换层前后，参考层都为 GND 平面时，在信号过孔 25mil（过孔和过孔的中心间距）范围内需要添加 GND 回流过孔(黄色为DDR信号，红色为GND信号)，改善信号回流路径，GND 过孔需要把信号换层前后 GND 参考平面连接起来。一个信号过孔，至少要有一个 GND 回流过孔，尽可能增加 GND 回流过孔数量，可以进一步改善信号质量，如图8-31所示；
图 8-31 信号换层添加地过孔示意图
- GND 过孔和信号过孔的位置会影响信号质量，建议 GND 过孔和信号过孔交叉放置如图8-32所示，虽然同样是 4 个 GND 回流过孔，4 个信号过孔在一起的情况要避免，这种情况下过孔的串扰最大；
图 8-32 回流地过孔的位置示意图
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8 层板，建议 DDR 信号走第一层、第六层、第八层。DQ、DQS、地址和控制信号、CLK 信号都参考完整的 GND 平面。如果 GND 平面不完整，将会对信号质量造成很大的影响；
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如图8-33所示，当过孔导致信号参考层破裂时，可以考虑用 GND 走线优化下参考层，改善信号质量；
图 8-33 地平面割裂补全示意图
- 绕线自身的串扰会影响信号延时，走线绕等长时注意按图8-34所示；
图 8-34 蛇形走线示意图
- 在做等长时，需要考虑过孔的延时，如图8-35所示；
图 8-35 过孔延迟示意图
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非功能焊盘会破坏铜皮，以及增大过孔的寄生电容，需要删除过孔的非功能焊盘，做无盘设计；
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走线距离过孔越近，参考平面越差，走线距离过孔钻孔距离建议≧8mil，有空间的地方增大间距；
- 调整过孔位置，优化平面的裂缝，不要造成平面割裂，起到改善回流路径的作用，如图8-36所示；
图 8-36 过孔优化示意图
- DQS、CLK、WCLK 信号需要做包地处理，包地线或铜皮建议每隔≦400mil，打一个 GND 过孔，如图8-37所示；
图 8-37 差分信号包地示意图
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对于 VDD_DDR 电源，DCDC 区域电源换层时，建议打≧6 个 0503 过孔；
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对于 VDDQ_DDR 电源，DCDC 区域电源换层时，建议打≧6 个 0503 过孔；
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对于 VDD2_DDR 电源，DCDC 区域电源换层时，建议打≧6 个 0503 过孔；
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对于 VDD1_1V8_DDR 电源，电源平面换层时，建议至少打≧2 个 0402 过孔；
- 每个电容焊盘建议至少一个过孔，对于 0603 或者 0805 封装的电容建议一个焊盘对应两个过孔，过孔的位置要靠近管脚放置，减小回路电感。
DDR电路PCB设计时序要求
由于 8 层板，表层和内层都有走线。无论是单端信号还是差分信号，表层走线和内层走线，速率有差异。表层走线，单端信号和差分信号速率有差异。内层走线，单端信号和差分信号差异较小。过孔速率和走线速率有差异，为了减小速率差异对信号余量的影响，设计规则需要按等延时来要求。PCB 设计时，需要按实际制板的叠层设置叠层参数，同时把封装延时，和过孔延时考虑进来，具体的时序要求如表8-3所示。
表8-3 LPDDR4阻抗、时序表
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发布于 2023-09-21 10:37・IP 属地湖南