FPGA-Verilog 仿真可视化

DigitalJS 是一个基于 JavaScript 实现的开源数字电路模拟器,旨在模拟由硬件设计工具(如 Yosys)合成的电路。由弗罗茨瓦夫大学的Marek Materzok开发,源文件托管于 Github 上。

DigitalJS 的开源网址如下:https://github.com/tilk/digitaljs

下面这个网址:http://digitaljs.tilk.eu/, 提供了一个 DigitalJS 的在线演示程序,可以对 Verilog/SystemVerilog 等语言进行在线综合、可视化。

输入下面这段 Verilog 代码:

c 复制代码
module circuit
  
(
  input a,
  output b
);
 
  assign b=~a;
  
endmodule

输入上面的代码可以生成如下电路:

上图电路中,点击 a 按钮, LED b 会变为红色。

Yosys 有很多我们通常不使用的功能,包括生成带有设计原理图的 graphviz 文件的能力,尽管它们并不像这样清晰。很高兴看到它与Falstad 作为模拟引擎结合在一起。

yosys2digitaljs: 该程序将由Yosys电路综合软件生成的JSON网表输出转换为DigitalJS图形电路模拟器可用。

还有一个在线 Verilog 编辑仿真软件:EDA Playground, 网址是:https://www.edaplayground.com/, 需要登录才能进入。

参考原文:《Verilog 仿真可视化》

相关推荐
步达硬件8 小时前
【FPGA】FPGA开发流程
fpga开发
我爱C编程20 小时前
【仿真测试】基于FPGA的完整16QAM通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计
fpga开发·16qam·帧同步·卷积编码·viterbi译码·维特比译码·频偏锁定
s09071362 天前
ZYNQ DMA to UDP 数据传输系统设计文档
网络协议·fpga开发·udp
燎原星火*2 天前
QSPI IP核 基本参数
fpga开发
XINVRY-FPGA2 天前
XCVU9P-2FLGC2104I Xilinx AMD Virtex UltraScale+ FPGA
嵌入式硬件·机器学习·计算机视觉·fpga开发·硬件工程·dsp开发·fpga
FPGA_小田老师2 天前
FPGA Debug:PCIE一直自动重启(link up一直高低切换)
fpga开发·pcie debug·pcie初始化问题
hexiaoyan8272 天前
视频信号检测板卡:208-Base Camera Link 图像信号模拟器
fpga开发·图像信号模拟器·视频信号检测·视频信号分析·智能图像分析
竹君子2 天前
新能源知识库(151) RTDS和RT-LAB比较
fpga开发
brave and determined2 天前
可编程逻辑器件学习(day34):半导体编年史:从法拉第的意外发现到塑造现代文明的硅基浪潮
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
FPGA_Linuxer2 天前
RFSOC PCIE 4.0读写测试
fpga开发