「HDLBits题解」Wire

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Wire - HDLBits

module top_module( input in, output out );
	assign out = in ;
endmodule