FPGA之分布式RAM(2)

1) 128 X1 Single Port Distributed RAM

下图中可以看出来,通过2个LUT的组合使用可以串联实现更大深度的分布式RAM.下图中出现了F7BMUX的加入, F7BMUX可以用于LUT输出的选通.

原语调用:

RAM128XIS#(INIT(128'h00000000000000000000000000000000) // Initial contents of RAM)RAM128XIS_inst (

.O(O),// 1-bit data output

.A0(A0),

.Al(AI),// Address[1]

.A(A2),

.A3(A3),

.A4(A4),

.A5(A5),//

Α6(A6),// Address[6] input bit

D(D),//1-bit data input

.WCLK(WCLK), //Write clock input

.WE(WE)//Write enable input);

2) 128 X 1 Dual Port Distributed RAM

128x1的双口RAM需要4个LUT实现,正好是一个SLICEM,并且分别使用了F7BMUX和F7AMUX.

原语调用:

RAM128XID#(INIT(128'h000000))

RAM128XID_inst (

.DPO(DPO),// Read port 1-bit output

.SPO(SPO)// Read/write port I-bit output

.A(A).//Read/write port 7-bit address input

.D(D),//RAM data input

.DPRA(DPRA), // Read port 7-bit address input

.WCLK(WCLK),//Write clock input

.WE(WE)// Write enable input);

3)256 X1 Single Port Distributed RAM

256x1 的单口 RAM 需要 4个 LUT 实现,也正好是一个 SLICEM,并且分别使用了 F7BMUX 和 F7AMUX以及一个 F8MUX.

原语调用:

RAM256XIS #(INIT(256'h00000))

RAM256XIS_inst (

.O(O)// Read/write port 1-bit output

.A(A),// Read/write port 8-bit address input

.WE(WE)// Write enable input

.WCLK(WCLK), // Write clock input

.D(D)//RAM data input );

相关推荐
Terasic友晶科技1 小时前
第13篇:Linux程序访问控制FPGA端Switch<二>
fpga开发·嵌入式系统·de1-soc开发板
cjie2217 小时前
FWFT_FIFO和Standard_FIFO对比仿真
fpga开发
9527华安7 小时前
国产紫光同创FPGA实现SDI视频编解码,基于HSSTHP高速接口,提供3套工程源码和技术支持
fpga开发·紫光同创·sdi·高速接口·hssthp
hahaha60169 小时前
ARINC818协议一些说明综述
fpga开发
_Hello_Panda_10 小时前
FX10(CYUSB4014)USB3.2(10Gbps)开发笔记分享(1):硬件设计与开发环境搭建
笔记·fpga开发·fx10·cyusb4014
FakeOccupational14 小时前
fpga系列 HDL:tips 初始化错误排查 & 仿真和实际不符的可能原因
fpga开发
FakeOccupational16 小时前
fpga系列 HDL:verilog latch在fpga中的作用 & 避免latch的常见做法
fpga开发
S&Z346317 小时前
[FPGA基础] RAM篇
fpga开发
绿算技术21 小时前
存储新势力:助力DeepSeek一体机
人工智能·科技·缓存·fpga开发
9527华安1 天前
国产紫光同创FPGA视频采集转SDI编码输出,基于HSSTHP高速接口,提供2套工程源码和技术支持
fpga开发·音视频·紫光同创·sdi·高速接口·hssthp