FPGA编译报错内容[Common 17-55] ‘set_property‘ expects at least one object.

项目场景:

FPGA代码编译时报错

问题描述

编译报错内容[Common 17-55] 'set_property' expects at least one object.

原因分析:

当一个引脚存在于xdc文件中,但是工程的顶层模块的引脚里没有这个引脚时,就会报出这个错误

解决方案:

查找报错的这个引脚是否存在于工程的顶层模块的引脚列表中,

最大的可能是xdc中的引脚名与工程中的引脚名不一致,一般是拼写错误,或者误删了;

如果不小心将工程的顶层文件设置错误

那么就会爆出很多个[Common 17-55] 'set_property' expects at least one object.错误;

相关推荐
XINVRY-FPGA1 天前
XC7VX485T-2FFG1157I Xilinx Virtex-7 FPGA
arm开发·嵌入式硬件·fpga开发·硬件工程·fpga
FPGA-ADDA2 天前
第五篇(下):智能无线电与6G候选技术——从机器学习到通感一体化
人工智能·机器学习·信号处理·fpga·通信系统
FPGA小迷弟4 天前
FPGA工程师面试题汇总(九)
网络协议·tcp/ip·fpga开发·面试·verilog·fpga
FPGA-ADDA6 天前
第一篇:从“软件无线电”到“单芯片无线电”——RFSoC如何重塑无线系统设计
arm开发·信号处理·fpga·通信系统·rfsoc
FPGA-ADDA7 天前
Xilinx Zynq UltraScale+ RFSoC XCZU47DR 开发板
fpga开发·fpga·rfsoc·xczu47dr
FPGA小迷弟9 天前
FPGA面试题汇总整理(一)
学习·fpga开发·verilog·fpga
FPGA小迷弟10 天前
FPGA工程师面试题汇总(二)
学习·fpga开发·verilog·fpga
FPGA小迷弟11 天前
FPGA 时序约束基础:从时钟定义到输入输出延迟的完整设置
前端·学习·fpga开发·verilog·fpga
daxi15011 天前
Verilog入门实战——第3讲:流程控制语句(if-else / case / 循环结构)
fpga开发·fpga
FPGA小迷弟12 天前
高频时钟设计:FPGA 多时钟域同步与时序收敛实战方案
前端·学习·fpga开发·verilog·fpga