第12篇:Interval Timer(间隔计时器)IP应用--控制LED<一>

Q:Interval Timer IP的基本原理是什么?如何用Interval Timer IP控制LED?

**A:**Interval Timer核是Avalon架构处理器系统如Nios II处理器的间隔计时器。Nios II处理器通过对Interval Timer IP的control寄存器进行写操作,从而控制计时器的启动、停止和重置,并且当计时器达到0时启用或禁用中断请求(IRQ),指定一次性倒计时或连续倒计时模式。

Interval Timer的寄存器文件位于Quartus软件安装路径下如...\intelFPGA\18.1\ip\altera\sopc_builder_ip\altera_avalon_timer\inc。本次实验我们主要用计时器状态寄存器中定义的IOWR(base, ALTERA_AVALON_TIMER_STATUS_REG, data)函数,在Nios II软件工程的main.c中为IOWR(TIMER1_BASE, 0, 0x00),以及控制寄存器中的IOWR(base, ALTERA_AVALON_TIMER_CONTROL_REG, data)函数,在Nios II软件工程的main.c中为IOWR(TIMER1_BASE, 1, 0x07),作为使能中断语句。

本次实验我们添加一个1s计时器,使DE2-115上的18个LEDR 点亮1s后熄灭1s,如此循环。硬件系统通过Quartus软件中的Platform Designer创建,包括其他所IP核模块如LED的PIO,Nios II处理器执行数据读取和写入来控制LEDR。

更多关于Interval Timer核的详细说明和用法可参考Embedded Peripherals IP User Guide中的23. Interval Timer Core这一节。

相关推荐
bigbig猩猩10 小时前
FPGA(现场可编程门阵列)的时序分析
fpga开发
Terasic友晶科技15 小时前
第2篇 使用Intel FPGA Monitor Program创建基于ARM处理器的汇编或C语言工程<二>
fpga开发·汇编语言和c语言
码农阿豪16 小时前
基于Zynq FPGA对雷龙SD NAND的测试
fpga开发·sd nand·spi nand·spi nand flash·工业级tf卡·嵌入式tf卡
江山如画,佳人北望17 小时前
EDA技术简介
fpga开发
淘晶驰AK17 小时前
电子设计竞赛准备经历分享
嵌入式硬件·fpga开发
最好有梦想~17 小时前
FPGA时序分析和约束学习笔记(4、IO传输模型)
笔记·学习·fpga开发
檀越剑指大厂18 小时前
【基于Zynq FPGA对雷龙SD NAND的测试】
fpga开发
9527华安2 天前
FPGA视频GTH 8b/10b编解码转PCIE3.0传输,基于XDMA中断架构,提供工程源码和技术支持
fpga开发·音视频·pcie·gth·xdma·pcie3.0
爱奔跑的虎子2 天前
FPGA实现以太网(一)、以太网基础知识
fpga开发·以太网·fpga·vivado
li星野2 天前
PL端:LED闪烁
fpga开发·zynq