前言：高速ADC数据采集的应用和开发，涉及的技术面非常的广泛，后续阶段博主将尝试以纯项目开发的形式做一次专题技术分享，将基于高速数据采集的相关内容进行一系列的技术文档更新。博主全凭兴趣在更新和总结，很难做到一直为爱发光，如果能对大家理解基于FPGA的高速ADC数据采集与传输有一点点帮助，记得点下赞和收藏给予支持。
一、项目框架
（1）常用的PCIe上下行通信（user/dma/irq）
（2）DDR数据缓存（FIFO跨时钟域）
（3）LVDS channel内部/channel之间数据对齐
（4）高速ADC的驱动控制、对齐流程控制（这里博主将使用软核方案完成低速串行控制）
二、ADC08D500调研
这里博主以ADC08D500作为demo芯片，进行后续的项目整理与开发。
2.1 ADC08D500 block diagram
提供双通道500MSPS，8bit lvds数据接口，dclk lvds时钟接口；
2.2 LVDS接口时序
2.2.1 SDR
2.2.2 DDR
2.3 SPI接口时序
2.4 复位和校准时序
2.5 时序参数
2.6 CMD reg梳理
持续更新