类似于面包板上搭建电路，但是使用的是逻辑单元模块；如加法器，减法器，寄存器等
没有模拟电路的电容，电阻；但是逻辑单元的底层实现，使用MOS管等电路实现电路的开关；从而表示0，1；
速度的理想值，应该取决于开关管的速度；时序逻辑的速度取决于时钟的频率设置
而连线的实现，应该是由开关管的开关来实现断开，连接不同的器件（通过内存的01值，直接决定连线的断开，连接，实现硬连接
相关推荐
碎碎思2 小时前
开源雷达做到20km？一个PLFM雷达项目的FPGA实现拆解Saniffer_SH3 小时前
【市场洞察】一叶知秋 - 从2026年开年Quarch公司PCIe 6.0测试工具销售状况说起何如呢6 小时前
FIFO的IP核学习我爱C编程6 小时前
【3.3】FFT变换的FPGA实现整体概述以及模块划分星华云6 小时前
[FPGA] Spartan6 单总线协议 (One-Wire) 读取DS18B20温度传感器s09071367 小时前
ZYNQ 软硬件协同踩坑日记：PS写BRAM后，PL端连续4个地址读出相同数据的原因与解决办法tiger1191 天前
FPGA独立实现LLM推理方案——FlighLLMfei_sun1 天前
Systemverilog和Verilog区别史蒂芬_丁1 天前
TI F28P65 使用 ePWM 模块模拟 SPI 时钟的详细方法fei_sun1 天前
HDLBits-Verilog Practice