目录
[1. 简介](#1. 简介)
[2. Bank Overview](#2. Bank Overview)
[2.1 Diagram](#2.1 Diagram)
[2.2 IOB](#2.2 IOB)
[2.3 Slice](#2.3 Slice)
[2.4 Byte Group](#2.4 Byte Group)
[2.5 I/O bank 示例](#2.5 I/O bank 示例)
[2.6 Pin Definition](#2.6 Pin Definition)
[2.7 数字控制阻抗(DCI)](#2.7 数字控制阻抗(DCI))
[2.8 SelectIO 管脚供电电压](#2.8 SelectIO 管脚供电电压)
[2.8.1 VCCO](#2.8.1 VCCO)
[2.8.2 VREF](#2.8.2 VREF)
[2.8.3 VCCAUX](#2.8.3 VCCAUX)
[2.8.4 VCCAUX_IO](#2.8.4 VCCAUX_IO)
[2.8.5 VCCINT_IO](#2.8.5 VCCINT_IO)
[3. 总结](#3. 总结)
1. 简介
I/O Tile Overview
AMD UltraScale 器件可提供各种 I/O：高性能 (HP)、高密度 (HD) 和高量程 (HR) I/O bank。
- HP I/O bank 用于高速存储器和其它芯片对芯片接口 （电压上限 1.8V）的性能要求。
- HR I/O bank 用于更广泛的 I/O 标准 （电压上限 3.3V）。
- HD I/O bank 用于低速接口。
所有 UltraScale 器件都具有可配置的 SelectIO 接口驱动和接收器，支持多种标准接口。集成功能包括对输出强度和斜率的可编程控制、可使用数控阻抗 (DCI) 的片上终端以及可在内部生成参考电压 (INTERNAL_VREF)。
除了某些特殊情况，每个 I/O bank 包含 52 个 SelectIO 管脚：
- 48 个可以实现单端和差分 I/O
- 4 个管脚（包括多用途 VRP 管脚）仅为单端 IOB。
- 每个 SelectIO 资源都包含输入、输出和三态驱动。
SelectIO 管脚可根据各种 I/O 标准 （包括单端和差分）进行配置。
- 单端 I/O 标准包括 LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL 和 POD 等。
- 差分 I/O 标准包括 LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、 SUB_LVDS 以及差分HSTL、 POD、 HSUL 和 SSTL 等。
2. Bank Overview
2.1 Diagram
- 每个 I/O bank 包含 52 个管脚，包含单端标准输入、输出或双向 I/O。
- I/O bank 可以是 HD 或 HP I/O bank。
- 每个 I/O bank 最多有 48 个可以配置为 24 个差分信号管脚。
- 每个单端管脚关联的逻辑称为位 slice，对于 _P 管脚，差分管脚对称为主位slice，对于 _N 管脚，称为从位 slice。
在同一个 I/O bank 中，有两个可用的 PLL（锁相环）与位 slice 相关联。每个 PLL 都有专用的高速时钟连接到位 slice 的控制器。此外，每个 PLL 还有两个额外的输出，可以用作 I/O bank 覆盖的时钟区域中的逻辑应用时钟。混合模式时钟管理器 (MMCM) 可以作为 I/O bank 中位 slice 控制器和时钟区域中的逻辑的时钟源，同时也可以作为整个 FPGA 中 I/O bank 和逻辑的时钟源。
2.2 IOB
每个 IOB 都与位 slice 组件直接连接，其中包含用于串行、解串、信号延迟、时钟、数据和三态控制以及用于 IOB 寄存的输入和输出资源。
单端 HP IOB 框图
标准 HP IOB 框图
2.3 Slice
在 FPGA 设计中，slice 是一个基本的逻辑单元，包含多个逻辑资源。具体到 I/O bank 中的 bit slice，它指的是与每个单端或差分引脚对关联的逻辑资源。在差分信号对中，主位 slice（master bit slice）通常与正极引脚（_P）关联，而从位 slice（slave bit slice）与负极引脚（_N）关联。
2.4 Byte Group
每个 byte group 包含 12 个可用于单端或差分信号的引脚（N0-N11），以及一个额外的单端信号引脚（N12）。
Name Memory Byte Group Bank I/O Type
--------------------------------------------------------------------
IO_T0U_N12_VRP_A28_65 0U 65 HP
--------------------------------------------------------------------
IO_L6N_T0U_N11_AD6N_A21_65 0U 65 HP
IO_L6P_T0U_N10_AD6P_A20_65 0U 65 HP
IO_L5N_T0U_N9_AD14N_A23_65 0U 65 HP
IO_L5P_T0U_N8_AD14P_A22_65 0U 65 HP
IO_L4N_T0U_N7_DBC_AD7N_A25_65 0U 65 HP
IO_L4P_T0U_N6_DBC_AD7P_A24_65 0U 65 HP
IO_L3N_T0L_N5_AD15N_A27_65 0L 65 HP
IO_L3P_T0L_N4_AD15P_A26_65 0L 65 HP
IO_L2N_T0L_N3_FWE_FCS2_B_65 0L 65 HP
IO_L2P_T0L_N2_FOE_B_65 0L 65 HP
IO_L1N_T0L_N1_DBC_RS1_65 0L 65 HP
IO_L1P_T0L_N0_DBC_RS0_65 0L 65 HP
--------------------------------------------------------------------2.5 I/O bank 示例
Bank 44 of XCKU040FFVA1156
2.6 Pin Definition
《UltraScale+ Device Packaging and Pinouts Product Specification User Guide (UG575)》
VRP，这个引脚是用于 P transistor 的 DCI 电压参考电阻（每个 Bank，要与一个参考电阻一起拉低）。
RS[0-1]，Revision 选择输出。
FOE_B，闪存输出使能，低电平有效。
FWE_FCS2_B，用于BPI闪存的低电平闪存写使能，或用于第二个SPI（x8）闪存的闪存芯片选择。
2.7 数字控制阻抗(DCI)
随着器件尺寸增大和系统时钟速度变快，PCB设计和制造变得更加困难，保持信号完整性成为关键问题。传统上，通过添加电阻来匹配走线的阻抗，但这会增加板面积和元件数量。为了解决这些问题，AMD开发了数字控制阻抗（DCI）技术。
DCI技术通过控制驱动器的输出阻抗或为接收器添加并联终端来匹配传输线的特征阻抗。DCI在I/O内部主动调整阻抗，以校准放置在VRP引脚上的外部精密参考电阻，从而补偿工艺变化、温度和供电电压波动带来的影响。每个VRP引脚需要一个独特的参考电阻（240Ω）。
DCI为接收器提供并联终端，消除了板上终端电阻的需求，减少了板路难度和元件数量，并通过消除突变反射来提高信号完整性。DCI仅适用于HP I/O Bank。
所有受支持的 DCI I/O 标准
2.8 SelectIO 管脚供电电压
2.8.1 VCCO
VCCO 电源是 I/O 电路的主电源。特定 HP I/O bank 的所有 VCCO 管脚必须连接到开发板上相同的外部供电电压，因此，该 I/O bank 内的所有 I/O 的 VCCO电平必须相同。
在 HR I/O bank 中，如果 I/O 标准电压要求为 ≤1.8V，而应用的 VCCO 电压为 ≥2.5V，则器件将自动进入过压保护模式。使用正确的 VCCO 电压电平重新配置器件可恢复正常运行。
|---------------|-----|-----|-----------------|
| I/O****标准 | VCCO (V) || Vref**(V)** |
| I/O****标准 | 输出 | 输入 | |
| LVCMOS33 | 3.3 | 3.3 | 不适用 |
| LVCMOS18 | 1.8 | 1.8 | 不适用 |
| LVCMOS12 | 1.2 | 1.2 | 不适用 |
| ... | ... | ... | ... |
| SSTL12 | 1.2 | 1.2 | 0.6 |
| SSTL15_DCI | 1.5 | 1.5 | 0.75 |
| POD12 | 1.2 | 1.2 | 0.84 |
| MIPI_DPHY_DCI | 1.2 | 1.2 | 不适用 |
| LVDS | 1.8 | 1.8 | 不适用 |
2.8.2 VREF
带差分输入缓存的单端 I/O 标准需要输入参考电压 (VREF)。
如果 I/O bank 中需要 VREF，可将专用 VREF 管脚作为 VREF 供电输入 （外部），或者使用内部生成的 VREF （INTERNAL_VREF 或 VREF 扫描 （仅限 HP I/O bank））。使用INTERNAL_VREF 约束即可启用内部生成的参考电压。
在 I/O 标准无需输入参考电压的 bank 中，请使用 500Ω 或 1KΩ 电阻将专用 VREF 管脚连接至 GND，或使其保持浮动。
2.8.3 VCCAUX
全局辅助 (VCCAUX) 供电轨主要用于为器件内部各个块的互联逻辑供电。在 I/O bank 中，VCCAUX 还用于为某些 I/O 标准的输入缓存电路供电。其中包括部分不高于 1.8V 的单端 I/O 标准，以及部分 2.5V 标准 （仅限 HR I/O bank）。此外，VCCAUX 供电轨还为大多数差分 I/O 标准和 VREF I/O 标准中使用的差分输入缓存电路供电。
2.8.4 VCCAUX_IO
辅助 I/O (VCCAUX_IO) 供电电压轨用于为 I/O 电路供电。 VCCAUX_IO 只能按 1.8V 标准供电。
2.8.5 VCCINT_IO
这是 I/O bank 的内部电源。连接至 VCCINT 供电电压轨。
3. 总结
本文深入介绍了AMD UltraScale系列器件中的 I/O Tile 功能和配置，涵盖了高性能（HP）、高密度（HD）和高量程（HR）I/O bank的特性和应用。每种I/O bank针对不同的性能需求和电压范围设计，其中HP I/O bank主要用于高速接口，HR I/O bank适用于广泛的I/O标准，而HD I/O bank则面向低速接口。文章还阐述了SelectIO接口的灵活配置能力，包括支持多种标准接口、输出强度和斜率的可编程控制、数控阻抗（DCI）以及内部生成参考电压（INTERNAL_VREF）等高级功能。
本文还指出了数字控制阻抗（DCI）的作用，该技术通过调整I/O内部阻抗以匹配传输线，优化了信号完整性并简化了PCB设计。此外，文中还讲解了SelectIO管脚的供电电压要求，强调了VCCO、VREF、VCCAUX、VCCAUX_IO和VCCINT_IO等电压轨对于确保I/O性能和信号完整性的重要性。
