实验三 FPGA使用Verilog HDL设计加法器

实验目的

  1. 掌握使用Vivado软件进行设计、综合、仿真、布线的方法。
  2. 掌握FPGA程序的下载方法。
  3. 掌握使用Verilog HDL设计加法器的方法。

实验要求

采用Verilog HDL语言设计加法器,实现两个4位数的相加运算,并将结果通过LED灯或数码管显示出来。对设计进行综合、仿真、布线、下载和测试。

实验过程

  1. 打开Vivado软件,新建一个工程。
  2. 新建设计文件,使用Verilog HDL语言设计程序,实现加法器。

代码如下:

so easy 的一个代码

复制代码
module adder(
    input wire[3:0] a,
    input wire[3:0] b,
    output reg[4:0]ans
    );
    always@(*)begin
    ans=a+b;
    end
endmodule

仿真代码:

bash 复制代码
`timescale 1ns / 1ps

module adder_tb;
    reg [3:0] a;
    reg [3:0] b;
    wire [4:0]ans;
    initial 
    begin
        a=1;
        b=2;
        #10 a=5;
        #20 b=6;
        #50 a=7;
    end
    adder addt(
        .a(a),
        .b(b),
        .ans(ans)
    );
endmodule

实验结果

通过八位拨动开关实现a,b的承载,结果用led显示,注意的是led灯是低电平有效,当时没搞清楚导致找不到原因

引脚绑定看我的实验一

总结

相关推荐
风_峰13 小时前
Petalinux相关配置——ZYNQ通过eMMC启动
嵌入式硬件·ubuntu·fpga开发
风_峰13 小时前
【ZYNQ开发篇】Petalinux和电脑端的静态ip地址配置
网络·嵌入式硬件·tcp/ip·ubuntu·fpga开发
碎碎思14 小时前
一块板子,玩转 HDMI、USB、FPGA ——聊聊开源项目 HDMI2USB-Numato-Opsis
fpga开发
ooo-p18 小时前
FPGA学习篇——Verilog学习Led灯的实现
学习·fpga开发
嵌入式-老费18 小时前
Zynq开发实践(FPGA之选择开发板)
fpga开发
风_峰1 天前
PuTTY软件访问ZYNQ板卡的Linux系统
linux·服务器·嵌入式硬件·fpga开发
电子凉冰1 天前
FPGA入门-状态机
fpga开发
Aczone281 天前
硬件(十)IMX6ULL 中断与时钟配置
arm开发·单片机·嵌入式硬件·fpga开发
晓晓暮雨潇潇2 天前
Serdes专题(1)Serdes综述
fpga开发·serdes·diamond·latticeecp3
XINVRY-FPGA2 天前
XCKU15P-2FFVA1760I AMD 赛灵思 Xilinx Kintex UltraScale+ FPGA
arm开发·嵌入式硬件·阿里云·fpga开发·云计算·硬件工程·fpga