在实习的过程中，遇到了很多问题，对于fpga开发来说，我一开始值懂得一些皮毛，仅限于读懂代码或者写一些简单的代码，当接触到一个大的项目的时候，我发现很多事情并不是想象中的那么容易。
一个大的项目是由许许多多小的模块构成，小的模块下又包含了许多更加精细的功能。要实现一个个功能，需要经过设计，仿真，验证，调试的过程，而在每一个流程下面，又会产生很多杂碎的问题。
在今天的调皮是过程，我们遇到了下载bit流但是vivado无法出现信号的问题。问题的提示是debug_时钟不匹配的问题，网上说可能是因为hub'时钟与jtag时钟速率不匹配的问题，hub的时钟频率高于jtag仿真器时钟频率，但是经过我查看综合后的原理图，打开层层封装后发现clk与125mhz时钟相连，jtag仿真器的频率为300mhz，在经过重新设计jtag仿真器，将时钟频率改变为100mhz后，还是无法出现波形图。。。。。。