thetas计算

c 复制代码
original_sig = 90 + 90*1i;

theta = 120;

hudu = theta/180*pi;

see_hudu = exp(1i*hudu);

aaa= original_sig*see_hudu;


real_k = round(real(aaa))
imag_k = round(imag(aaa))

FPGA

c 复制代码
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2024/08/20 16:32:39
// Design Name: 
// Module Name: thetas
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module thetas(
    clk,
    rst,
    theta,
    
    o_real_k,
    o_imag_k
);
input clk;
input rst;
input [7:0] theta;

output [7:0] o_real_k;
output [7:0] o_imag_k;

wire [18 : 0] P_hudu;// A * 0.0175 * 2^16
mult_hudu_8_1143 mult_hudu_8_1143 (
  .CLK(clk),  // input wire CLK
  .A(theta),      // input wire [7 : 0] A 
  .P(P_hudu)      // output wire [18 : 0] P Q3.16
);

wire [31 : 0] m_axis_dout_tdata;
see_hudu see_hudu (
  .aclk(clk),                                // input wire aclk
  .aclken(1'b1),                            // input wire aclken
  .aresetn(~rst),                          // input wire aresetn
  .s_axis_phase_tvalid(1'b1),  // input wire s_axis_phase_tvalid
  .s_axis_phase_tdata(P_hudu[18:3]),    // input wire [15 : 0] s_axis_phase_tdata
  .m_axis_dout_tvalid( ),    // output wire m_axis_dout_tvalid
  .m_axis_dout_tdata(m_axis_dout_tdata)      // output wire [31 : 0] m_axis_dout_tdata
);

wire [31 : 0] real_k,imag_k;
cmpy_8_16 cmpy_8_16 (
  .aclk(clk),                              // input wire aclk
  .aclken(1'b1),                          // input wire aclken
  .aresetn(~rst),                        // input wire aresetn
  .s_axis_a_tvalid(1'b1),        // input wire s_axis_a_tvalid
  .s_axis_a_tdata({8'd90,8'd90}),          // input wire [15 : 0] s_axis_a_tdata
  .s_axis_b_tvalid(1'b1),        // input wire s_axis_b_tvalid
  .s_axis_b_tdata(m_axis_dout_tdata),          // input wire [31 : 0] s_axis_b_tdata
  .m_axis_dout_tvalid( ),  // output wire m_axis_dout_tvalid
  .m_axis_dout_tdata({imag_k,real_k})    // output wire [63 : 0] m_axis_dout_tdata
);

assign o_real_k = real_k[21:14];
assign o_imag_k = imag_k[21:14];

endmodule
相关推荐
俺不是西瓜太郎´•ﻌ•`9 小时前
大实验:基于赛灵思csg324100T,pmodMAXsonar的危险距离警报
fpga开发
ThreeYear_s12 小时前
基于FPGA的超声波显示水位距离,通过蓝牙传输水位数据到手机,同时支持RAM存储水位数据,读取数据。
fpga开发
szxinmai主板定制专家13 小时前
【飞腾AI加固服务器】全国产化飞腾+昇腾310+PCIe Switch的AI大模型服务器解决方案
运维·服务器·arm开发·人工智能·fpga开发
GateWorld13 小时前
《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- CSI-2 协议详细解析 (三)数据格式
fpga开发·mipi csi2
hahaha601616 小时前
FPGA静态功耗
fpga开发
碎碎思17 小时前
FPGA定点和浮点数学运算-实例对比
fpga开发
GateWorld1 天前
《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- CSI-2 协议详细解析LLP (二)
fpga开发·mipi csi2
hahaha60162 天前
Xilinx 325T FPGA 中的 GT(GTP 或 GTX)收发器和普通 LVDS 接口的差模和共模电压
fpga开发
hahaha60162 天前
FPGA没有使用的IO悬空对漏电流有没有影响
fpga开发
贝塔实验室2 天前
FPGA 动态重构配置流程
驱动开发·fpga开发·硬件架构·硬件工程·射频工程·fpga·基带工程