thetas计算

c 复制代码
original_sig = 90 + 90*1i;

theta = 120;

hudu = theta/180*pi;

see_hudu = exp(1i*hudu);

aaa= original_sig*see_hudu;


real_k = round(real(aaa))
imag_k = round(imag(aaa))

FPGA

c 复制代码
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2024/08/20 16:32:39
// Design Name: 
// Module Name: thetas
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module thetas(
    clk,
    rst,
    theta,
    
    o_real_k,
    o_imag_k
);
input clk;
input rst;
input [7:0] theta;

output [7:0] o_real_k;
output [7:0] o_imag_k;

wire [18 : 0] P_hudu;// A * 0.0175 * 2^16
mult_hudu_8_1143 mult_hudu_8_1143 (
  .CLK(clk),  // input wire CLK
  .A(theta),      // input wire [7 : 0] A 
  .P(P_hudu)      // output wire [18 : 0] P Q3.16
);

wire [31 : 0] m_axis_dout_tdata;
see_hudu see_hudu (
  .aclk(clk),                                // input wire aclk
  .aclken(1'b1),                            // input wire aclken
  .aresetn(~rst),                          // input wire aresetn
  .s_axis_phase_tvalid(1'b1),  // input wire s_axis_phase_tvalid
  .s_axis_phase_tdata(P_hudu[18:3]),    // input wire [15 : 0] s_axis_phase_tdata
  .m_axis_dout_tvalid( ),    // output wire m_axis_dout_tvalid
  .m_axis_dout_tdata(m_axis_dout_tdata)      // output wire [31 : 0] m_axis_dout_tdata
);

wire [31 : 0] real_k,imag_k;
cmpy_8_16 cmpy_8_16 (
  .aclk(clk),                              // input wire aclk
  .aclken(1'b1),                          // input wire aclken
  .aresetn(~rst),                        // input wire aresetn
  .s_axis_a_tvalid(1'b1),        // input wire s_axis_a_tvalid
  .s_axis_a_tdata({8'd90,8'd90}),          // input wire [15 : 0] s_axis_a_tdata
  .s_axis_b_tvalid(1'b1),        // input wire s_axis_b_tvalid
  .s_axis_b_tdata(m_axis_dout_tdata),          // input wire [31 : 0] s_axis_b_tdata
  .m_axis_dout_tvalid( ),  // output wire m_axis_dout_tvalid
  .m_axis_dout_tdata({imag_k,real_k})    // output wire [63 : 0] m_axis_dout_tdata
);

assign o_real_k = real_k[21:14];
assign o_imag_k = imag_k[21:14];

endmodule
相关推荐
千宇宙航6 小时前
闲庭信步使用图像验证平台加速FPGA的开发:第九课——图像插值的FPGA实现
图像处理·计算机视觉·缓存·fpga开发
尤老师FPGA7 小时前
LVDS系列20:Xilinx 7系ISERDESE2原语(一)
fpga开发
XINVRY-FPGA1 天前
XCZU47DR-2FFVG1517I Xilinx FPGA AMD ZynqUltraScale+ RFSoC
人工智能·嵌入式硬件·fpga开发·信息与通信·信号处理·射频工程·fpga
forgeda1 天前
如何将FPGA设计的验证效率提升1000倍以上(3)
fpga开发·在线调试·硬件断点
千宇宙航2 天前
闲庭信步使用图像验证平台加速FPGA的开发:第六课——测试图案的FPGA实现
图像处理·计算机视觉·fpga开发
顾北川_野2 天前
Android ttyS2无法打开该如何配置 + ttyS0和ttyS1可以
android·fpga开发
霖002 天前
C++学习笔记三
运维·开发语言·c++·笔记·学习·fpga开发
千宇宙航2 天前
闲庭信步使用图像验证平台加速FPGA的开发:第七课——获取RAW图像
图像处理·计算机视觉·fpga开发
hahaha60162 天前
xilinx fpga芯片的结温
fpga开发
北城笑笑2 天前
FPGA 47 ,MIG 内存接口生成器深度解析( FPGA 中的 MIG 技术 )
fpga开发·fpga