PCIE-Precode

Transmitter Precode Request:

Precoding可以有效的降低Burst errors(突发连续)的影响,但是Bit Error Rate(BER)将上升为之前的两倍.

​​​​​​[FPGA实现及PCIe IP核知识点] PCIe为什么要增加Precoding-FPGA常见问题论坛-FPGA CPLD-ChipDebug

需要注意的点:

(1)detect状态下,Precoding会关闭(无论任何速率);

(2)Precoding的打开需要在进入当前速率之前打开,通过在进入到Recovery.Speed之前发送EQ TS2 或者128b/130b EQ TS2 Ordered Sets(其中Transmitter Precode Request位需要设为1)来开启(对于每个高于32GT/s速率的情况,需要独立进行precoding request)。

(3)仅仅32GT/s,64GT/s下使用,32GT/s以下无法使用;

(4)如果自己的rx在进入Recovery.Speed之前的Recovery.RcvrCfg状态下收到了8个连续的EQ TS2或者128b/130b EQ TS2,这个rx对应的tx的Transmitter Precode Request bit设为1,那么tx在退出Recovery.Speed到更高速率的情况下需要打开precoding功能;一旦打开就持续到下次recovery.rcvrcfg(为了进入Recovery.Speed)中收到收到了8个连续的EQ TS2或者128b/130b EQ TS2(Transmitter Precode Request为0,相同速率下);

(5) 未完

相关推荐
晓晓暮雨潇潇15 小时前
Diamond基础6:LatticeFPGA配置流程
fpga开发·diamond·lattice·latticeecp3
江蘇的蘇16 小时前
基于7系列FPGA实现万兆网通信
fpga开发
GateWorld19 小时前
FPGA实战:一段让我重新认识时序收敛的FPGA迁移之旅
fpga开发·实战经验·fpga时序收敛·建立保持时间
GateWorld19 小时前
性能飞跃:DDR4特性解析与FPGA实战指南
fpga开发·信号完整性·ddr3·ddr4
第二层皮-合肥20 小时前
50天学习FPGA第21天-verilog的时序与延迟
学习·fpga开发
范纹杉想快点毕业21 小时前
FPGA实现同步RS422转UART方案
数据库·单片机·嵌入式硬件·fpga开发·架构
s09071361 天前
Xilinx FPGA使用 FIR IP 核做匹配滤波时如何减少DSP使用量
算法·fpga开发·xilinx·ip core·fir滤波
XINVRY-FPGA1 天前
XC7Z030-2SBG485I Xilinx Zynq-7000 系列 SoC FPGA
嵌入式硬件·fpga开发·硬件工程·fpga
崇子嵘2 天前
Hdlbits
fpga开发
Saniffer_SH3 天前
【每日一题】PCIe答疑 - 接大量 GPU 时主板不认设备或无法启动和MMIO的可能关系?
运维·服务器·网络·人工智能·驱动开发·fpga开发·硬件工程