vivado 时间汇总报告

步骤7:时间汇总报告

定时路径在时钟元素处开始和结束。输入和输出端口不是顺序的

元素,默认情况下,Vivado时序分析不会对进出I/O端口的路径进行计时

设计,除非指定了输入/输出延迟约束。

在此步骤中,您将在Vivado中生成和解释计时报告。

1.选择报告→计时→报告计时摘要。

2.单击"确定"以使用默认选项生成报告。

"计时摘要"选项卡打开,如下图所示。

该设计通过了设置时间,但未通过保持分析。在实施设计之前

分析使用代表理想放置的估计净延迟。小规模违规行为包括

在流程的这一点上很常见,在路由步骤中是固定的。现在,复习一下

报告的内容。

3.单击设计时间汇总部分中的最差负松弛链接,查看最差情况

设计中的时序路径,如下图所示。

4.选择最差路径后,按F4键显示其示意图。以下内容

图中显示了设计中最糟糕的设置路径。

5.在计时摘要树中,选择检查计时。

•检查时间标记了九个问题,如下图所示。

•其中八个是脉冲宽度时钟检查,也由定时标记

约束向导,但未受约束。这些违规行为的严重程度较低,因为

定时逻辑路径不需要相应的缺失时钟。

•Check Timing标记的剩余问题是no_input_delay检查,这是由于

重置信号上缺少设置为false路径的输入约束。这也可以是

在这个例子中忽略了。

6.在定时汇总树中,选择时钟汇总,如下图所示。

定时摘要报告的时钟摘要部分列出了设计和

显示了每个时钟的频率和波形。层次结构显示

生成的时钟和主时钟之间的关系(例如cpuClk_5 vs。

sysClk)。例如示出cpuCl_5是从主时钟SysClk生成的,

其周期是sysClk的两倍。

计时摘要报告的其余部分按类型对路径进行分组。每个部分

列出了该组中排名前十的路径(在生成报告时指定)。这些包括

时钟间路径、时钟内路径、其他路径组、用户忽略路径和无约束路径

路径。单击根显示下面的路径摘要。进一步扩大树木

最终显示每个组的顶部定时路径。

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