FPGA硬件设计语言：VHDL和System Verilog

skywalk81632024-09-14 18:30

目前大部分的FPGA综合工具都会制止VHDL和System Verilog这两类硬件设计语言。

VHDL（VHSIC Hardware Description Language）是一种用于硬件描述的编程语言，是美国国防部在1980年资助研发的。在同一时期，Verilog由美国公司研发成功，后不断改进到System Verilog。

相比较而言，System Verilog更加适合学习：

VHDL是强类型语言，能帮助工程师避免不必要的低级错误，代码比较冗长。实际应用中，现代的EDA工具早已经可以达到同样的目的。因此这就成了它的劣势。

VHDL对设计验证的支持比较弱。

对仿真来说，基于Verilog的仿真要比基于VHDL的仿真快约20% 。

VHDL的代码示例

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and_gate IS
    PORT (
        a: IN STD_LOGIC;
        b: IN STD_LOGIC;
        c: OUT STD_LOGIC
    );
END and_gate;
ARCHITECTURE behavior OF and_gate IS
BEGIN
    c <= a AND b;
END behavior;

System Verilog代码

module and_gate(input a, input b, output c);
    assign c = a & b;
endmodule

这个简单的例子中，VHDL和SystemVerilog都定义了一个简单的与门。在VHDL中，使用了复杂的门级别描述和STD_LOGIC类型。在SystemVerilog中，使用了更自然的assign语句和位操作符&。

总的来说，SystemVerilog提供了更多的灵活性和便利性，使得硬件设计者可以更快速、更高效地进行设计。