BANK0
配置BANK
VCCO_0
BANK0中所有IO所遵循的电平标准，可连接3V3/2V5/1V8/1V5等电压。
CFGBVS引脚
bank0电压范围选择引脚，该引脚用于确定bank0的供电电源的范围
如果该引脚接VCC，则bank0使用2.5V或者3.3V供电。
如果接GND，则bank0供电电压小于等于1.8V。
PROGRAM_B引脚
低电平有效，复位配置整个器件。**在下降沿时配置复位初始化，上升沿时配置时序开始启动。**开始于下降沿，上升沿开始配置，上电会先检测电平。
平时连接一个外部≤4.7KΩ的电阻到VCC_0确保稳定的高电平输入。
这个引脚可以清除FPGA内部的所有配置信息，让FPGA回到配置状态，重新进行配置，延迟配置的时间需要使用INIT_B信号配合完成。
INIT_B引脚
初始化引脚或配置错误信号，低电平有效。
当 FPGA 处于配置复位状态或当 FPGA 正在初始化（清除）其配置存储器(PROGRAM_B信号为低电平)时或当 FPGA 检测到配置错误时，FPGA 会将该引脚驱动为低电平。
在上电期间，可以通过该引脚拉低，来延迟上电配置程序的时间。
当完成初始化后，该引脚被释放，外部上拉电阻将该引脚拉高，当检测到该信号上升沿之后，FPGA会读取M[2:0]引脚状态，从而确定后续采用哪种配置方式进行配置。
该引脚外部也需要通过4.7KΩ的电阻上拉到VCC。
DONE引脚
**配置完成信号。**该信号高电平表示FPGA配置序列完成， 默认情况下，该引脚为开漏输出，内部有一个大约10KΩ的上拉电阻。
外部需要通过一个330Ω的电阻上拉即可。
VCCBATT引脚
该引脚是FPGA内部易失性存储器RAM的电池备用电源，用于存储AES解密器的密钥，如果不需要使用AES易失性密钥存储区域中的解密器密钥，那么将该引脚接地就行，该引脚不是I/O，不受VCCO_0的影响。
一般都用作接地处理。或者VCCAUX。
M[2:0](输入)
**模式配置管脚，**配置方式见配置设计那一章。主SPI对应001，主BPI对应010，JTAG对应101。决定了FPGA的启动模式。
这些引脚可以直接接到VCC或GND，也可以通过一个≤1KΩ的电阻连接到VCC或GND。
CCLK(configuration clock_输入/输出)
配置时钟。
在主模式下，configuration clock由FPGA提供，CCLK是输出时钟；
在从模式下，CCLK是输入需要连接到外部时钟源；
在JTAG模式下，CCLK是高阻状态可以悬空不连接。
主BPI模式下不使用，可以悬空；
TMS、TCK、TDI、TDO: JTAG下载管脚
其中TMS、TCK需要在输入处连接一个弱上拉电阻10KΩ。
TCK_0：测试时钟输入，
TMS_0：测试模式输入，
TDO_0：测试数据输出，
TDI_0：测试数据输入，
下面这些管脚都属于XADC模块
VCCADC_0
XADC 中ADC 和其他模拟电路的模拟电源引脚，电压和VCCAUX保持一致。建议单独供电或通过滤波电路（电感等）连到VCCAUX上，以保证尽量减少信号的干扰，从而影响采集的精度，不使用时也需要接VCCAUX。
GNDADC_0
XADC的模拟接地引脚，应该通过磁珠连接到系统GND。在一个混合信号系统中，如果可能的话，此引脚应该连到在一个模拟的接地平面上，在这种情况下就可以不需要铁氧体磁珠。即使XADC 不用，也应始终将此引脚连接到GND。
VP_0/VN_0
XADC专用差分输入引脚，专用是对比其他XADC模拟输入来说，该引脚不能用作普通IO，其他的都可以），不使用时接GND； 获得高共模抑制比。
VREFP_0
电压基准，此引脚可连接到外部1.25V，以获得ADC 的最佳性能。
VREFN_0
电压基准GND，该引脚应与外部1.25V的地引脚相连，以获得最佳的ADC 性能。与VREFP 信号一起提供差分1.25V 电压。即使没有提供外部参考，此引脚也应始终连接到GNDADC。
DXP_0/DXN_0
DXP、DXN 为内部热敏二极管温度传感器引脚，在BANK0热二极管被允许接入使用DXP和DXN引脚，结合外部温度监控电路可实现对FPGA芯片结温的监控，不用时接系统GND。
电路图举例
