FPGA时序分析和约束学习笔记(4、IO传输模型)

FPGA时序分析和约束学习笔记(4、IO传输模型)

Noed name Finder

用于搜索时过滤,各类型的含义如下:

|-----------|-----------------------------|
| cells | LUT、IOBUF、CLKCTRL、D触发器(寄存器) |
| keepers | 写代码的过程中定义的各种信号名称 |
| pins | Cell的输入和输出端口 |
| ports | 整个设计顶层的输入输出和双向端口 |
| registers | D触发器(寄存器) |

IO传输模型

IO约束就是告诉EDA软件一些IO传输路径中的已知时间参数,让EDA软件编译并控制FPGA内部的各个路径传输延迟,使得总的路径能够满足简历余量为正的目的。

FPGA输出数据的源同步输出模型如下:

  • 电信号传输延迟(5555mil/ns 14.11cm/ns这是一个经验值)

  • T0>3,Tclk1:TTA(timing analyzer)软件知道其值大小,EDA软件可以控制其值大小

  • T3>4,Tco:固定物理参数,和芯片设计相关,EDA和TTA做的其值大小

  • T4>5,Tdata(int):TTA软件知道其值大小,EDA软件可以控制其值大小

  • T0>1,Tclk(int):TTA软件知道其值大小,EDA人口可以控制其值大小

  • T5>6,Tdata(pcb):查看PCB走线可以知道,根据电信号传输速度可以算出 14.11cm/ns

  • T1>7,Tclk(pcb):同上

  • Tsu:查看芯片手册可以知道

源同步情况下:

  • output delay max最大输出延迟:Tdata(pcb) + Tsu - Tclk2(ext)

    • 如果pcb上的data和clk等长,output delay max = Tsu
  • output delay min最小输出延迟:Tdata(pcb) - Th - Tclk2(ext)

    • 如果pcb上的data和clk等长,output delay min = -Th
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