数字图像处理(3):Verilog中的有符号数、有符号数的计算

(1)原码、补码、反码:

  • 正数的原码、补码、反码都是其本身。
  • 负数的原码:最高位(符号位)等于1,然后再用剩余位表示其相反数。
  • 负数的反码:除了符号位以外的剩余其他位取反。
  • 负数的补码:对应反码+1

(2)有符号数和无符号数

  • 事实上,FPGA内部是不分正还是负的,它就只是二进制数字而已,对于正数和无符号数,存储的就是原码,而对于有符号的负数而言,存储的就是补码,因此一个8位的有符号数,可以表示:-128~127,256个数。其中1000_0000,对应的十进制数是负的(111_1111 + 1 = 1000_0000),即-128。
  • 在FPGA中,可以使用"signed"关键词开定义有符号数,如果没有"signed"修饰,则默认为无符号数。例如: reg signed [7:0] a; 表示定义了一个八位的有符号寄存器变量a。

(3)在进行加法、减法、乘法运算时,有符号数和无符号数会有不同的处理方式。加了signed关键词在运算时,会将数据扩位至相同位宽,然后按照有符号位的运算规则进行处理。

注意:有符号数和无符号数不同混合运算,否则容易出错。

可以看到在有符号数和无符号数进行运算时,会把有符号数看成无符号数进行计算,此时-10的补码是1111_0110,无符号数的246,加上5,等于251。

相关推荐
博览鸿蒙1 天前
FPGA 开发软件学习笔记分享(内含安装与环境配置)
笔记·学习·fpga开发
希言自然也1 天前
赛灵思KU系列FPGA的ICAPE3原语和MultiBoot功能
fpga开发
Flamingˢ1 天前
FPGA实战:基于Verilog的数码管动态扫描驱动设计与仿真验证
fpga开发
GateWorld1 天前
跨时钟域同步(CDC)握手协议
fpga开发·cdc·asic·跨时钟域同步·握手协议
Flamingˢ1 天前
Verilog中reg与wire的区别:从语法到实战
学习·fpga开发·硬件工程
数字芯片实验室1 天前
边界值测试:一个”==”引发的芯片bug
fpga开发·bug
9527华安1 天前
FPGA实现Aurora8B10B视频转UVC传输,基于GTP高速收发器+FT602芯片架构,提供4套工程源码和技术支持
fpga开发·gtp·uvc·aurora8b10b·ft602
tiantianuser1 天前
RDMA设计31:RoCE v2 发送模块3
fpga开发·rdma·cmac·roce v2
海涛高软2 天前
verlog中阻塞赋值和非阻塞赋值
fpga开发
tiantianuser2 天前
RDMA设计29:RoCE v2 发送及接收模块设计2
服务器·fpga开发·rdma·fpga设计·高速传输