SPI总线的接口

1. SPI总线的概述

  1. SPI接口是Motorola首先提出的 全双工 同步 串行外围接口;
  2. 采用主从模式(Master-Slave)架构,支持多slave模式应用,一般仅支持单Master;
  3. 时钟由Master控制,在时钟移位脉冲下,数据传输,高位在前,低位在后(MSB first);
  4. SPI接口有2根单向数据线,为全双工通信,目前应用中的数据速率可达几Mbps的水平;
  5. SPI总线被广泛的用在FLASH、ADC、LDC等设备与MCU间通信,要求通讯速率较高的场合。

2. SPI总线的硬件拓扑结构

SPI接口共有4根信号线,分别是:

  1. 设备选择线:也称为片选线,一般用于选择和哪个设备进行通信的,低电平有效。

/CS /SS NCS NSS

  1. 时钟线:串行同步时钟线。

CLK SCLK SCK

  1. 串行输出数据线:主机输出数据,从机输入数据线。

MOSI:Master Output Slave Input

  1. 串行输入数据线:主机输入数据,从机输出数据线。

MISO:Master Input Slave Output

cs 复制代码
MOSI:主器件数据输出,从器件数据输入
MISO:主器件数据输入,从期间数据输出
SCLK:时钟信号,由主器件产生
NCS:从器件使能信号,由主器件控制(片选)

2.1 4线制SPI总线

2.1.1 单主机单从机

2.1.2 单主机多从机

在同一时间只能有一根片选线拉低,选择对应的从机通信。

2.2 三线制

2.2.1 单主机单从机

3. SPI总线的通信协议

起始信号:NSS信号线由高变低,是SPI通讯的起始信号。

结束信号:NSS信号线由低变高,是SPI通讯的停止信号。

在时钟的上升沿时,主机向MOSI数据线上写入数据,从机向MISO数据线上写入数据,此时MOSI和MISO数据线上的数据可以改变;在时钟的下降沿时,主机从MISO数据线上读取数据,从机从MOSI数据线上读取数据,此时MOSI和MISO数据线上的数据必须保持稳定。

数据传输:SPI使用MOSI及MISO信号线来传输数据,使用SCK信号线进行数据同步。MOSI及MISO数据线在SCK的每个时钟周期传输一个bit位数据,且数据输入输出是同时进行的。SPI每次数据传输可以8位或16位为单位,每次传输的单位数不受限制。

3.1 SPI总线的4种通信模式

在SPI操作中,最重要的两项设置就是时钟极性(CPOL)和时钟相位(CPHA)这两项即是主从设备间数据采样的约定方式。

时钟极性CPOL:设置时钟空闲时的电平

当CPOL = 0,SCK引脚在空闲状态下保持低电平。

当CPOL = 1,SCK引脚在空闲状态下保持高电平。

时钟相位CPHA:设置数据采样时的时钟边沿:

当CPHA = 0时,MOSI或MISO数据线上的信号将会在SCK时钟线的奇数边沿被采样

当CPHA = 1时,MOSI或MISO数据线上的信号将会在SCK时钟线的偶数边沿被采样

由CPOL及CPHA的不同状态,SPI分成了四种模式,主机与从机需要工作在相同模式下才可以正常通讯,因此通常主机要按照从机支持的模式去设置。

相关推荐
forgeda3 小时前
如何将FPGA设计验证效率提升1000倍以上(2)
fpga开发·前沿技术·在线调试·硬件断点·时钟断点·事件断点
9527华安14 小时前
FPGA实现40G网卡NIC,基于PCIE4C+40G/50G Ethernet subsystem架构,提供工程源码和技术支持
fpga开发·架构·网卡·ethernet·nic·40g·pcie4c
search716 小时前
写Verilog 的环境:逻辑综合、逻辑仿真
fpga开发
search71 天前
Verilog 语法介绍 1-1结构
fpga开发
小眼睛FPGA1 天前
【RK3568+PG2L50H开发板实验例程】Linux部分/FPGA dma_memcpy_demo 读写案例
linux·运维·科技·ai·fpga开发·gpu算力
幸运学者1 天前
xilinx axi datamover IP使用demo
fpga开发
搬砖的小码农_Sky1 天前
XILINX Zynq-7000系列FPGA的架构
fpga开发·架构
热爱学习地派大星1 天前
FPGA矩阵算法实现
fpga开发
热爱学习地派大星2 天前
Xilinx FPGA功耗评估
fpga开发·verilog·vivado·fpga功耗·xpe
搬砖的小码农_Sky2 天前
XILINX Ultrascale+ Kintex系列FPGA的架构
fpga开发·架构