FPGA的FIFO

1,FPGA 使用的 FIFO 一般指的是对数据的存储具有 先进先出特性的一个缓存器,常被用于数据的缓存或者高速异步数据的交互,也即所谓的跨时钟域信号传 递。比如由于高速ADC的采样速度可能较高,所以将采集到的数据暂存FIFO,然后再读出进行数据处理。

2,FIFO 从输入时钟的角度来分,有两种类型:单时钟 FIFO(SCFIFO)和双时钟****FIFO( DCFIFO),其 中双时钟 FIFO 又可从输出数据的位宽的角度分为普通双时钟(DCFIFO)和混合宽度双时钟 FIFO (DCFIFO_MIXED_WIDTHS)。
3,FPGA可以根据用户配置,生成FIFO,产生一个fifo.v 文件,生成的FIFO默认引脚如下图,后面我们就可以依据这些引脚来操作FIFO。

4,在双时钟 FIFO 的符号图中,位于图中上侧部分的以**"**data"和 "wr "开头的信号为与写相关的所有信号,位于中间部分的"q"和以" rd"开头的信号为与读相关的所有 信号,位于底部的aclr为异步清零信号。
5,对于 FIFO 需要了解一些常见参数:
FIFO 的宽度: FIFO 一次读写操作的数据位 N ;
FIFO 的深度: FIFO 可以存储多少个宽度为 N 位的数据。
空标志:对于双时钟 FIFO 又分为读空标志 rdempty 和写空标志 wrempty 。 FIFO 已空或将要空时由 FIFO 的状态电路送出的一个信号,以阻止 FIFO 的读操作继续从 FIFO 中读出数据而造成无效数据的读出。
满标志:对于双时钟 FIFO 又分为读满标志 rdfull 和写满标志 wrfull 。 FIFO 已满或将要写满时由 FIFO 的状态电路送出的一个信号,以阻止 FIFO 的写操作继续向 FIFO 中写数据而造成溢出。
读时钟:读 FIFO 时所遵循的时钟,在每个时钟的上升沿触发。
写时钟:写 FIFO 时所遵循的时钟,在每个时钟的上升沿触发。

复制代码
//wire define
wire wrreq ; // 写请求信号
wire [7:0] data ; // 写入 FIFO 的数据
wire wrempty ; // 写侧空信号
wire wrfull ; // 写侧满信号
wire wrusedw ; // 写侧 FIFO 中的数据量

wire rdreq ; // 读请求信号
wire [7:0] q ; // 从 FIFO 输出的数据
wire rdempty ; // 读侧空信号
wire rdfull ; // 读侧满信号
wire rdusedw ; // 读侧 FIFO 中的数据量

6,依据原子的fpga开发板, 代码中例化 fifo 模块、写 FIFO 模块 wr_fifo 、读 FIFO 模块 rd_fifo, 各模块的信号连接图如下图所示:

7,

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