关于FPGA中添加FIR IP核(采用了GOWIN EDA)

文章目录


前言

FIR滤波器的特点是其输出信号是输入信号的加权和,权值由滤波器的系数决定。每个系数代表了滤波器在特定延迟位置上的"权重",这些系数通常是根据特定的设计要求(例如频率响应、带宽、滤波器类型等)计算得出的。故需要手动导入COE的系数文件


提示:以下是本篇文章正文内容,下面案例可供参考

一、IP核

二、MATLAB文件

这里想制作一个22阶的全通滤波器,代码如下

matlab 复制代码
% 定义滤波器阶数
n = 22;

% 定义归一化频率范围
w = [-1 1];

% 使用 cfirpm 函数设计全通滤波器
b = cfirpm(n, w, 'allpass');

IP核直接设计这个滤波器,发现IP核导入需要COE文件

三、导出系数COE文件

MATLAB可以直接生成COE文件,这里提供几种方式

1.设计滤波器

在matlab中的fliter design设计滤波器

这个滤波器的衰减在0.15dB左右,可认为是幅度不变的全通,相位随着频率增大而滞后

如果是XILINX的COE可以直接从这里导出文件

2.用官方的matlab代码或者直接用文本文件

matlab 复制代码
%creat number of FIR%
%first channel
N=23;
fs0=96000;
fpass0=48000;
wn_fpass0=fpass0/fs0;

%second channel
fs1=96000;
fpass1=48000;
wn_fpass1=fpass1/fs1;

%generate FIR Coeff
coeff0=fir1(N-1,wn_fpass0,'low');
coeff1=fir1(N-1,wn_fpass1,'low');

%convert
coeff_width=18;
scaled_width=coeff_width-1;
coeff0_fi=round(coeff0*2^scaled_width);
coeff1_fi=round(coeff1*2^scaled_width);

%save
file_name='./coeff.dat';
fid=fopen(file_name,'w');
fprintf(fid,'%d\n',[coeff0_fi,coeff1_fi]);
fclose(fid);

生成滤波器系数文件,然后导入

这里需要注意,抽头数=阶数+1,而且双通道的抽头数(Taps number)是总的抽头数,例如22阶滤波器抽头数为(22+1)*2=46

四、进行模块化设计

最后需要在top文件中进行例化


源文件

高云参考:https://www.gowinsemi.com.cn/enrollment_view.aspx?TypeId=67\&Id=560\&FId=t27:67:27#IP

相关推荐
Terasic友晶科技12 小时前
第13篇:Linux程序访问控制FPGA端Switch<二>
fpga开发·嵌入式系统·de1-soc开发板
cjie22118 小时前
FWFT_FIFO和Standard_FIFO对比仿真
fpga开发
9527华安18 小时前
国产紫光同创FPGA实现SDI视频编解码,基于HSSTHP高速接口,提供3套工程源码和技术支持
fpga开发·紫光同创·sdi·高速接口·hssthp
hahaha601620 小时前
ARINC818协议一些说明综述
fpga开发
_Hello_Panda_21 小时前
FX10(CYUSB4014)USB3.2(10Gbps)开发笔记分享(1):硬件设计与开发环境搭建
笔记·fpga开发·fx10·cyusb4014
FakeOccupational1 天前
fpga系列 HDL:tips 初始化错误排查 & 仿真和实际不符的可能原因
fpga开发
FakeOccupational1 天前
fpga系列 HDL:verilog latch在fpga中的作用 & 避免latch的常见做法
fpga开发
S&Z34631 天前
[FPGA基础] RAM篇
fpga开发
绿算技术1 天前
存储新势力:助力DeepSeek一体机
人工智能·科技·缓存·fpga开发
9527华安2 天前
国产紫光同创FPGA视频采集转SDI编码输出,基于HSSTHP高速接口,提供2套工程源码和技术支持
fpga开发·音视频·紫光同创·sdi·高速接口·hssthp