1 使用EMIO - 技术栈

前言

在ZCU106手册中写到，用户可用的USER IO大部分在PL端，包括LED, PUSHBUTTOPN, DIP switch; 因此我们只能使用PL端的资源，也就是EMIO
GPIO 引脚号分配
- PS 端 0~77
- PL 端 78~
PS 端GPIO相关寄存器(X : BANK 编号0-5)
- DATA_X_RO
  - 此寄存器使能软件观察 PIN 脚，当 GPIO 被配置成输出的时候，这个寄存器的值会反应输出的 PIN 脚情况。
- DATA_X
  - 此寄存器控制输出到 GPIO 的值，读这个寄存器的值可以读到最后一次写入该寄存器的值。
- MASK_DATA_X_LSW
  - 位操作寄存器，写入 GPIO 低 16bit 其他没有改变的位置保存原先的状态
- MASK_DATA_X_MSW:
  - 位操作寄存器，写入 GPIO 高 16bit 其他没有改变的位置保存原先的状态
- DIRM_X:
  - 此寄存器控制输出的开关，当 DIRM_X == 0为输入模式，1为输出模式
- OEN_X:
  - 输出使能，当 OEN_X == 0 的时候输出关闭，PIN 脚处于三态, 只有在输出模式的时候进行使能
- 如果要读 IO 状态就得读 DATA_RO 的值，如果是对某一位进行操作就是写MASK_DATA_LSW/MASK_DATA_MSW
PL 端 EMIO
- EMIO 是接到 FPGA 的 IO 上的，所以输入输出和 OEN寄存器无关。
- 当 DIRM 寄存器中的位设置为 0（使其成为输入）时，可以从 DATA_0_R0 寄存器读取它们。
- 输出不具有三态功能，并且不受 OEN 寄存器的影响。使用 DATA，MASK_DATA_LSW 和 MASK_DATA_MSW寄存器对输出值进行编程。DIRM 必须设置为 1（使其成为输出）。
- 输出不能设置成三态，当 DIRM 设置为 1 的时候为输出，写入 DATA 寄存器或者MASK_DATA_LSW/MASK_DATA_MSW 寄存器

实验

查询手册

PL端有两类资源供PS端可使用，分别输出和输入
- 输出 LED：(ug1244- p88)
  - !
- 输入 pushbutton / DIP switch: （刚244- p88）
- 给出了映射到的PL的IO引脚和电平标准
  - 踩坑：在手册收LED的电平标准为LVCOMS12，但是在实现的时候会报错，可以将LED的电平标准都设为LVCMOS18

创建BD

这里我关闭了一切外接端口

注意事项

DDR Config

注意修改为图示

GPIO 数量配置

如图示，使用三个GPIO EMIO

验证BD

生成顶层文件

过程省略

verilog 复制代码

//Copyright 1986-2020 Xilinx, Inc. All Rights Reserved.
//--------------------------------------------------------------------------------
//Tool Version: Vivado v.2020.2 (win64) Build 3064766 Wed Nov 18 09:12:45 MST 2020
//Date        : Fri Jan 10 21:01:26 2025
//Host        : XSZ-20240623MQG running 64-bit major release  (build 9200)
//Command     : generate_target led_emio_wrapper.bd
//Design      : led_emio_wrapper
//Purpose     : IP block netlist
//--------------------------------------------------------------------------------
`timescale 1 ps / 1 ps
module led_emio_wrapper
   (EMIO_tri_io);
  inout [2:0]EMIO_tri_io;
  wire [0:0]EMIO_tri_i_0;
  wire [1:1]EMIO_tri_i_1;
  wire [2:2]EMIO_tri_i_2;
  wire [0:0]EMIO_tri_io_0;
  wire [1:1]EMIO_tri_io_1;
  wire [2:2]EMIO_tri_io_2;
  wire [0:0]EMIO_tri_o_0;
  wire [1:1]EMIO_tri_o_1;
  wire [2:2]EMIO_tri_o_2;
  wire [0:0]EMIO_tri_t_0;
  wire [1:1]EMIO_tri_t_1;
  wire [2:2]EMIO_tri_t_2;

  IOBUF EMIO_tri_iobuf_0
       (.I(EMIO_tri_o_0),
        .IO(EMIO_tri_io[0]),
        .O(EMIO_tri_i_0),
        .T(EMIO_tri_t_0));
  IOBUF EMIO_tri_iobuf_1
       (.I(EMIO_tri_o_1),
        .IO(EMIO_tri_io[1]),
        .O(EMIO_tri_i_1),
        .T(EMIO_tri_t_1));
  IOBUF EMIO_tri_iobuf_2
       (.I(EMIO_tri_o_2),
        .IO(EMIO_tri_io[2]),
        .O(EMIO_tri_i_2),
        .T(EMIO_tri_t_2));
  led_emio led_emio_i
       (.EMIO_tri_i({EMIO_tri_i_2,EMIO_tri_i_1,EMIO_tri_i_0}),
        .EMIO_tri_o({EMIO_tri_o_2,EMIO_tri_o_1,EMIO_tri_o_0}),
        .EMIO_tri_t({EMIO_tri_t_2,EMIO_tri_t_1,EMIO_tri_t_0}));
endmodule

创建约束文件

xdc 复制代码

set_property PACKAGE_PIN AL11 [get_ports {EMIO_tri_io[0]}]

set_property PACKAGE_PIN AL10 [get_ports {EMIO_tri_io[1]}]

set_property PACKAGE_PIN A17 [get_ports {EMIO_tri_io[2]}]

set_property IOSTANDARD LVCMOS18 [get_ports {EMIO_tri_io[*]}]

# bit compress
set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]

生产bit流并导出配置文件

。。。。。后面就是SDK干的活了