labview RT FPGA学习心得

直接创建模版里的FPGA项目,检测现有系统直接IP连接

需要先对网络进行设置:网路状态:更改适配器选项,以太网属性找到IPV4,配置成和MAX-点远程系统-右边的配置成一样,不过最后一位要小一点,然后在创建项目的检测设备处把IP地址写上(和MAX一样的)

在项目列表中的NI-CRIO右键-连接可以看是否连接成功

FPGA层vi写完点运行自动编译

CRIO层创建先添加FPGA层的VI引用

空白项目的话新建CRIO需要再项目里建不在我的电脑里建

单周期定时循环里面东西不能太多,传播延时必须小于时钟周期,不然会超过25微秒出现问题,可以用于来触发了才开始任务

FPGA中的编程不要再一个while里放太多东西,分成多个并行循环

FPGA可以用局部变量,用反馈节点替代移位寄存器

如果在While循环中使用单周期定时循环,则将TRUE常量连接到条件接线端,使得定时循环内的代码在While循环的每个周期执行一次。

在FPGA VI中使用固定大小的数组

FPGA模块不支持双精度或扩展精度浮点数。

RT需要用队列存数据,不能一个一个传,要一组一组传,够多少个了再队列给传出去,上位机下位机使用TCPIP通讯

PXI用RT需要fliexer什么玩意的卡,CRIO里面自带FPGA

RT的启动,有通讯了就运行了,上电就开始跑,下电就停止,没有状态机,死循环

FPGA采集到的数都是定点数,整数位和小数位都是定好的,不过可以转化

FPGA在选择VI时可以选择一直运行

扫描接口模式无需对FPGA进行开发,也无需编程实现 FPGA 和主机 VI 之间的通信。所以一般使用FPGA接口模式

FPGA采集热电偶需要有专门的vi将毫伏信号转化为温度值(减去冷端补偿)

相关推荐
Punchline_c1 天前
IP核之PLL
fpga开发
奋斗的牛马1 天前
硬件工程师-基础知识电阻(四)
单片机·嵌入式硬件·学习·fpga开发
amberman1 天前
解读 PCIe Gen6 RAS
驱动开发·fpga开发·硬件工程
9527华安2 天前
FPGA纯verilog实现 2.5G UDP协议栈,基于1G/2.5G Ethernet PCS/PMA or SGMII,提供14套工程源码和技术支持
5g·fpga开发·udp·ethernet·verilog·sgmii·2.5g udp
奋斗的牛马2 天前
硬件基础知识-电容(一)
单片机·嵌入式硬件·学习·fpga开发·信息与通信
li星野2 天前
打工人日报#20251110
fpga开发
0基础学习者2 天前
跨时钟域处理
fpga开发·verilog·数字ic
FPGA_小田老师3 天前
Xilinx FIFO Generate IP核(8):FIFO设计常见问题与解决方案
fpga开发·fifo generate·fifo常见问题·fifo异常定位·fifo丢数·fifo读数重复
LabVIEW开发3 天前
LabVIEW图像处理致温异常
图像处理·labview·labview功能·labview程序
范纹杉想快点毕业3 天前
100道关于STM32的问题解答共十万字回答,适用入门嵌入式软件初级工程师,筑牢基础,技术积累,校招面试。
驱动开发·单片机·嵌入式硬件·fpga开发·硬件工程