特权FPGA之UART串口

0.简介

通用异步收发器(Universal Asynchronous Receiver／Transmitter，UART)可以和各种标准串行接口，如RS 232和RS 485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提高。

一般而言UART和外界通信只需要两条信号线RXD和TXD，其中RXD是UART的接收端，TXD是UART的发送端，接收与发送是全双工形式。由于可编程逻辑器件技术的快速发展，FPGA的功能日益强大，其开发周期短、可重复编程的优点也越来越明显，在FPGA芯片上集成UART功能模块并和其他模块组合可以很方便地实现一个能与其他设备进行串行通信的片上系统。

FPGA(Field Programmable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。[1]

1. Uart时序

UART的一帧由四部分组成起始位（1bit） ，数据位（6\7\8bit） ，奇偶校验位（1bit） ，停止位（1\1.5\2bit）

uart 是将传输数据的每个字符一位接一位地传输。 其中每一位(Bit)的意义如下：

空闲位：高电平，表明当前无传输事务。

起始位：一位低电平信号，标志着数据传输的开始。

数据位：紧接着起始位之后。数据位的个数可以是 6、7、8 等，构 成一个字符。通常采用 ASCII 码。从最低位开始传送，依靠时钟定位。

奇偶校验位：数据位加上这一位后，使得"1"的位数应为偶数(偶校验)或 奇数(奇校验)，以此来校验数据传送的正确性。

停止位:一个字符数据的结束标志。可以是 1 位、1.5 位、2 位的高电平。

由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通 信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束， 并且提供计算机校正时钟同步的机会。停止位的位数越多，不同时钟同步的容 忍程度越大，但是数据传输率同时也越慢。[2]

1.1 通信协议

UART(Universal Asynchronous Receiver/Transmitter)，通用异步收发器，是一种异步全双工串行通信协议，可实现单工通信、半双工通信和全双工通信。

单工通信方式：主机只能发送数据，从机只能接收数据，数据流向始终由发送端流向接收端；

半双工通信方式：同一时刻，只能由主机向从机或从机向主机发送数据；

全双工通信方式：同一时刻，主机和从机都可以互发数据。

想实现奇偶校验功能的朋友，可以参考下面的代码[4]：

test

用以确定奇偶校验，其中0为无校验位，1为偶校验，2为奇校验

		case(test)
			2'b00 : test_reg <= 1'b0;
			2'b01 : test_reg <= !(^rx_out_reg);
			2'b10 : test_reg <= (^rx_out_reg);
			default : test_reg <= 1'b0;
		endcase

• 1、无校验（no parity）。
• 2、奇校验（odd parity）：如果数据位中"1"的数目是偶数，则校验位为"1"，如果"1"的数目是奇数，校验位为"0"。
• 3、偶校验（even parity）：如果数据为中"1"的数目是偶数，则校验位为"0"，如果为奇数，校验位为"1"。[5]

2. 串口的物理层

UART通信只有两根信号线，一根是发送数据端口线叫tx(Transmitter)，一根是接收数据端口线叫rx(Receiver)，如图所示，对于PC来说它的tx要和对于FPGA来说的rx连接，同样PC的rx要和FPGA的tx连接，如果是两个tx或者两个rx连接那数据就不能正常被发送出去和接收到[6]。

3 Top层代码实现：

`timescale 1ns / 1ps

module my_uart_top(
					clk,
					rst_n,
					rs232_rx,
					rs232_tx
				);

input clk		;					// 50MHz主时钟
input rst_n		;					// 低电平复位信号

input rs232_rx	;					// RS232接收数据信号
output rs232_tx	;					// RS232发送数据信号

wire bps_start1,bps_start2;			// 接收到数据后，波特率时钟启动信号置位，高电平有效
wire clk_bps1,clk_bps2;				// clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 
wire[7:0] rx_data;					// 接收数据寄存器，保存直至下一个数据来到
wire rx_int;						// 接收数据中断信号,接收到数据期间始终为高电平



speed_select		speed_rx(	
								.clk(clk),	//波特率选择模块
								.rst_n(rst_n),
								.bps_start(bps_start1),
								.clk_bps(clk_bps1)
							);

my_uart_rx			my_uart_rx(		
								.clk(clk),	//接收数据模块
								.rst_n(rst_n),
								.rs232_rx(rs232_rx),
								.rx_data(rx_data),
								.rx_int(rx_int),
								.clk_bps(clk_bps1),
								.bps_start(bps_start1)
								);

///						
speed_select		speed_tx(	
								.clk(clk),	//波特率选择模块
								.rst_n(rst_n),
								.bps_start(bps_start2),
								.clk_bps(clk_bps2)
								);

my_uart_tx			my_uart_tx(		
								.clk(clk),	//发送数据模块
								.rst_n(rst_n),
								.rx_data(rx_data),
								.rx_int(rx_int),
								.rs232_tx(rs232_tx),
								.clk_bps(clk_bps2),
								.bps_start(bps_start2)
								);

endmodule

speed_select代码

`timescale 1ns / 1ps


module speed_select(
				clk,rst_n,
				bps_start,clk_bps
			);

input clk							;	// 50MHz主时钟
input rst_n							;	//低电平复位信号
input bps_start						;	//接收到数据后，波特率时钟启动信号置位
output clk_bps						;	// clk_bps的高电平为接收或者发送数据位的中间采样点 

/*
parameter 		bps9600 	= 5207,		//波特率为9600bps
			 	bps19200 	= 2603,		//波特率为19200bps
				bps38400 	= 1301,		//波特率为38400bps
				bps57600 	= 867,		//波特率为57600bps
				bps115200	= 433;		//波特率为115200bps

parameter 		bps9600_2 	= 2603,
				bps19200_2	= 1301,
				bps38400_2	= 650,
				bps57600_2	= 433,
				bps115200_2 = 216;  
*/

//以下波特率分频计数值可参照上面的参数进行更改
`define			BPS_PARA		5207	//波特率为9600时的分频计数值
`define 		BPS_PARA_2		2603	//波特率为9600时的分频计数值的一半，用于数据采样

reg[12:0] cnt				;			//分频计数
reg clk_bps_r				;			//波特率时钟寄存器

//----------------------------------------------------------
//reg[2:0] uart_ctrl			;			// uart波特率选择寄存器
//----------------------------------------------------------

always @ (posedge clk or negedge rst_n)
	if(!rst_n) cnt <= 13'd0;
	else if((cnt == `BPS_PARA) || !bps_start) cnt <= 13'd0;	//波特率计数清零,bps_start信号来自uart_rx模块的输出
	else cnt <= cnt+1'b1;									//波特率时钟计数启动

always @ (posedge clk or negedge rst_n)
	if(!rst_n) clk_bps_r <= 1'b0;
	else if(cnt == `BPS_PARA_2) clk_bps_r <= 1'b1;	// clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点
	else clk_bps_r <= 1'b0;

assign clk_bps = clk_bps_r;

endmodule

my_uart_rx代码

`timescale 1ns / 1ps


module my_uart_rx(
					clk,
					rst_n,
					rs232_rx,
					rx_data,
					rx_int,
					clk_bps,
					bps_start
				);

input 		clk			;			// 50MHz主时钟
input 		rst_n		;			// 低电平复位信号
input 		rs232_rx	;			// RS232接收数据信号，可以是仿真输入激励产生
input 		clk_bps		;			// clk_bps的高电平为接收或者发送数据位的中间采样点
output 		bps_start	;			// 接收到数据后，波特率时钟启动信号置位
output[7:0] rx_data		;			// 接收数据寄存器，保存直至下一个数据来到 
output 		rx_int		;			// 接收数据中断信号,接收到数据期间始终为高电平

//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3 ;	//接收数据寄存器，滤波用
wire neg_rs232_rx							;	//表示数据线接收到下降沿

always @ (posedge clk or negedge rst_n) begin
	if(!rst_n) begin
			rs232_rx0 <= 1'b0;
			rs232_rx1 <= 1'b0;
			rs232_rx2 <= 1'b0;
			rs232_rx3 <= 1'b0;
	end
	else begin
			rs232_rx0 <= rs232_rx;
			rs232_rx1 <= rs232_rx0;
			rs232_rx2 <= rs232_rx1;
			rs232_rx3 <= rs232_rx2;
		end
end
//下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
//这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了3拍） 
//（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0;	//接收到下降沿后neg_rs232_rx置高一个时钟周期

//----------------------------------------------------------------
reg bps_start_r	;
reg[3:0] num	;		//移位次数
reg 	rx_int	;		//接收数据中断信号,接收到数据期间始终为高电平

always @ (posedge clk or negedge rst_n)
	if(!rst_n) begin
			bps_start_r <= 1'bz;
			rx_int      <= 1'b0;
		end
	else if(neg_rs232_rx) begin		//接收到串口接收线rs232_rx的下降沿标志信号，起始位信号拉低
			bps_start_r <= 1'b1;	//启动串口准备数据接收
			rx_int      <= 1'b1;	//接收数据中断信号使能
		end
	else if(num==4'd12) begin		//接收完有用数据信息，1bit start +8bit数据 + 没有奇偶检验 +2bit停止位=11， 12是空闲位
			bps_start_r <= 1'b0;	//数据接收完毕，释放波特率启动信号
			rx_int      <= 1'b0;	//接收数据中断信号关闭
		end

assign bps_start = bps_start_r;

//----------------------------------------------------------------
reg[7:0] rx_data_r;		//串口接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------

reg[7:0] rx_temp_data;	//当前接收数据寄存器

always @ (posedge clk or negedge rst_n)
	if(!rst_n) begin
					rx_temp_data <= 8'd0;
					num          <= 4'd0;
					rx_data_r    <= 8'd0;
		       end
	else if(rx_int) begin	//接收数据处理
		if(clk_bps) begin	//读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位		
				num <= num+1'b1; // 跳过第一个num，起始位
				case (num)		// 然后是8bit的数据，先发送低bit数据，再发送高bit数据
						4'd1: rx_temp_data[0] <= rs232_rx;	//锁存第0bit
						4'd2: rx_temp_data[1] <= rs232_rx;	//锁存第1bit
						4'd3: rx_temp_data[2] <= rs232_rx;	//锁存第2bit
						4'd4: rx_temp_data[3] <= rs232_rx;	//锁存第3bit
						4'd5: rx_temp_data[4] <= rs232_rx;	//锁存第4bit
						4'd6: rx_temp_data[5] <= rs232_rx;	//锁存第5bit
						4'd7: rx_temp_data[6] <= rs232_rx;	//锁存第6bit
						4'd8: rx_temp_data[7] <= rs232_rx;	//锁存第7bit
						default: ; // 不用care
					endcase
			end
		else if(num == 4'd12) begin			//我们的标准接收模式下只有1+8+1(2)=11bit的有效数据
				num <= 4'd0;				//TQ老师说接收到STOP位后结束,num清零，FIXME:这里的代码有歧义
				rx_data_r <= rx_temp_data;	//把数据锁存到数据寄存器rx_data中
			end
		end

assign rx_data = rx_data_r;	

endmodule

uart_tx代码

`timescale 1ns / 1ps

module my_uart_tx(
					clk,
					rst_n,
					rx_data,
					rx_int,
					rs232_tx,
					clk_bps,
					bps_start
					);

input  clk;				// 50MHz主时钟
input  rst_n;			// 低电平复位信号
input  clk_bps;			// clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点
input  [7:0] rx_data;	//接收数据寄存器
input  rx_int;			//接收数据中断信号,接收到数据期间始终为高电平,在该模块中利用它的下降沿来启动串口发送数据
output rs232_tx;		// RS232发送数据信号
output bps_start;		//接收或者要发送数据，波特率时钟启动信号置位

//---------------------------------------------------------
reg rx_int0,rx_int1,rx_int2;	//rx_int信号寄存器，捕捉下降沿滤波用
wire neg_rx_int;	// rx_int下降沿标志位

always @ (posedge clk or negedge rst_n) begin
	if(!rst_n) begin
			rx_int0 <= 1'b0;
			rx_int1 <= 1'b0;
			rx_int2 <= 1'b0;
		end
	else begin
			rx_int0 <= rx_int;
			rx_int1 <= rx_int0;
			rx_int2 <= rx_int1;
		end
end

assign neg_rx_int =  ~rx_int1 & rx_int2;	//捕捉到下降沿后，neg_rx_int拉高保持一个主时钟周期

//---------------------------------------------------------
reg[7:0] tx_data;	//待发送数据的寄存器
//---------------------------------------------------------
reg bps_start_r;
reg tx_en;	//发送数据使能信号，高有效
reg[3:0] num;

always @ (posedge clk or negedge rst_n) begin
	if(!rst_n) begin
			bps_start_r <= 1'bz;
			tx_en 		<= 1'b0;
			tx_data 	<= 8'd0;
		end
	else if(neg_rx_int) begin				//接收数据完毕，准备把接收到的数据发回去
			bps_start_r <= 1'b1		;
			tx_data 	<= rx_data	;		//把接收到的数据存入发送数据寄存器
			tx_en 		<= 1'b1		;		//进入发送数据状态中
		end
	else if(num==4'd11) begin				//数据发送完成，复位
			bps_start_r <= 1'b0;
			tx_en 		<= 1'b0;
		end
end

assign bps_start = bps_start_r;

//---------------------------------------------------------
reg rs232_tx_r;

always @ (posedge clk or negedge rst_n) begin
	if(!rst_n) begin
			num <= 4'd0;
			rs232_tx_r <= 1'b1;
		end
	else if(tx_en) begin
			if(clk_bps)	begin
					num <= num+1'b1;
					case (num)
						4'd0: rs232_tx_r <= 1'b0; 		//发送起始位
						4'd1: rs232_tx_r <= tx_data[0];	//发送bit0
						4'd2: rs232_tx_r <= tx_data[1];	//发送bit1
						4'd3: rs232_tx_r <= tx_data[2];	//发送bit2
						4'd4: rs232_tx_r <= tx_data[3];	//发送bit3
						4'd5: rs232_tx_r <= tx_data[4];	//发送bit4
						4'd6: rs232_tx_r <= tx_data[5];	//发送bit5
						4'd7: rs232_tx_r <= tx_data[6];	//发送bit6
						4'd8: rs232_tx_r <= tx_data[7];	//发送bit7
						4'd9: rs232_tx_r <= 1'b1;		//发送结束位
					 	default: rs232_tx_r <= 1'b1;    //空闲位拉高
						endcase
				end
			else if(num==4'd11) num <= 4'd0;	//复位
		end
end

assign rs232_tx = rs232_tx_r;

endmodule

特权老师实现的代码，比较简单些，没有用到奇偶校验位，也没有用到FIFO。功能基本上都已经实现了。

总结

人生总会起起伏伏，总有一篇文章，适合你！加油！期待明天美好的事情发生！

参考文献：

1\][FPGA------UART Verilog程序设计_uart verilog状态转移图-CSDN博客](https://blog.csdn.net/qr_ljj/article/details/80671068?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-24-80671068-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "FPGA——UART Verilog程序设计_uart verilog状态转移图-CSDN博客") \[2\][Verilog UART串口详解（代码及整体思路）-CSDN博客](https://blog.csdn.net/2301_76461741/article/details/133042197?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-11-133042197-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "Verilog UART串口详解（代码及整体思路）-CSDN博客") \[3\][【Verilog实战】UART通信协议，半双工通信方式（附源码）_uart 半双工-CSDN博客](https://blog.csdn.net/qq_43244515/article/details/124514416?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-8-124514416-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "【Verilog实战】UART通信协议，半双工通信方式（附源码）_uart 半双工-CSDN博客") \[4\][【数字IC】从零开始的Verilog UART设计_ic数字前端verilog设计-CSDN博客](https://blog.csdn.net/weixin_43698385/article/details/124813032?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-6-124813032-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "【数字IC】从零开始的Verilog UART设计_ic数字前端verilog设计-CSDN博客") \[5\][【FPGA协议篇】UART通信及其verilog实现(代码采用传参实现模块通用性，适用于快速开发)_fpga 串口波特率-CSDN博客](https://blog.csdn.net/qq_38812860/article/details/119940848?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-4-119940848-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "【FPGA协议篇】UART通信及其verilog实现(代码采用传参实现模块通用性，适用于快速开发)_fpga 串口波特率-CSDN博客") \[6\][FPGA实现串口（UART）_fpga uart-CSDN博客](https://blog.csdn.net/wuzhikaidetb/article/details/114596930?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522a3294d966e8f79cb8d665f0049f9005f%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=a3294d966e8f79cb8d665f0049f9005f&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-2-114596930-null-null.142^v102^pc_search_result_base5&utm_term=uart%E7%9A%84verilog%E4%BB%A3%E7%A0%81&spm=1018.2226.3001.4187 "FPGA实现串口（UART）_fpga uart-CSDN博客")