FPGA_modelsim错误总结

1,

使用modelsim仿真DDR3报错Module 'SIP_PHY_CONTROL' is not defined

在配置ddr3的时候vivado 速度太慢了,所以选用modelsim。我的是2018.3vivado,modelsim用了10.4 但是不行报错

然后看了帖子说 questasim可以下载了还是报错。

然后又试了 2019.2

解决报错

相关推荐
9527华安1 小时前
FPGA实现40G网卡NIC,基于PCIE4C+40G/50G Ethernet subsystem架构,提供工程源码和技术支持
fpga开发·架构·网卡·ethernet·nic·40g·pcie4c
search73 小时前
写Verilog 的环境:逻辑综合、逻辑仿真
fpga开发
search710 小时前
Verilog 语法介绍 1-1结构
fpga开发
小眼睛FPGA14 小时前
【RK3568+PG2L50H开发板实验例程】Linux部分/FPGA dma_memcpy_demo 读写案例
linux·运维·科技·ai·fpga开发·gpu算力
幸运学者15 小时前
xilinx axi datamover IP使用demo
fpga开发
搬砖的小码农_Sky15 小时前
XILINX Zynq-7000系列FPGA的架构
fpga开发·架构
热爱学习地派大星1 天前
FPGA矩阵算法实现
fpga开发
热爱学习地派大星1 天前
Xilinx FPGA功耗评估
fpga开发·verilog·vivado·fpga功耗·xpe
搬砖的小码农_Sky1 天前
XILINX Ultrascale+ Kintex系列FPGA的架构
fpga开发·架构
XvnNing1 天前
【Verilog硬件语言学习笔记4】FPGA串口通信
笔记·学习·fpga开发