高云FPGA-新增输出管脚约束

module led (
    input sys_clk,          // clk input
    input sys_rst_n,        // reset input
    output reg [5:0] led,    // 6 LEDS pin
    output reg gpio         // 1 GPIO pin 25
);

在原来的代码基础上新增加一个gpio输出，绑定到25管脚上

打开工程文件夹中的cts文件，新增gpio的绑定

重新打开FloorPlanner出现了新增加的约束