FPGA基础 -- Verilog语言要素之变量类型

Verilog 变量类型（Variable Types）

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一、什么是变量类型？

在 Verilog 中，变量类型用于保存过程赋值结果（由 always 或 initial 块赋值），通常用于建模寄存器、状态、计数器等"带记忆"的硬件行为。

它与 wire 不同，变量不代表电路连接线 ，而是代表一个可以存储值的逻辑存储单元。

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二、常见变量类型一览表

变量类型	位宽支持	默认值	可综合	用途说明
reg	✔	x	✔	最常用，建模时序逻辑
integer	❌（固定32位）	x	✔（有限支持）	仿真用的整数、循环变量
real	❌	0.0	❌	浮点数仿真使用，不可综合
realtime	❌	0.0	❌	精确时间建模（和 real 相同）
time	❌（64位）	x	✔（有限）	表示时间戳
genvar	✔（宏展开）	无	✔	generate 块中用于宏生成的变量

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三、重点变量类型详解

1. reg 类型（最常用）

✅ 用途：

• 建模寄存器或组合逻辑的中间变量
• 必须在过程块中赋值：always, initial

✅ 示例：

reg [7:0] counter;

always @(posedge clk or posedge rst)
  if (rst)
    counter <= 8'd0;
  else
    counter <= counter + 1;

⚠️ 注意：

• reg ≠ "寄存器" → 它是过程变量 ，综合后是否为寄存器取决于赋值方式
• reg 不能在连续赋值中使用（如 assign）

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2. integer 类型（32 位有符号）

✅ 用途：

• 用于循环变量、调试计数器、文件操作等仿真环境
• 不能声明位宽
• 是 signed 类型

✅ 示例：

integer i;

initial begin
  for (i = 0; i < 10; i = i + 1)
    $display("i = %d", i);
end

⚠️ 注意：

• 综合工具对 integer 支持有限，推荐用于仿真或将其替换为 reg [31:0]

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3. real 与 realtime

✅ 用途：

• 表示小数、浮点数（如仿真中的模拟温度、噪声等）
• 不能进行按位操作

✅ 示例：

real pi;
initial begin
  pi = 3.1415926;
  $display("PI = %f", pi);
end

⚠️ 不可综合

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4. time 类型（64 位无符号）

✅ 用途：

• 表示时间单位，如延迟、时间戳

time t_start, t_end;

initial begin
  t_start = $time;
  #100;
  t_end = $time;
  $display("Elapsed time = %0t", t_end - t_start);
end

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5. genvar（生成变量）

✅ 用途：

• 在 generate-for 块中，用于宏展开
• 不能用于仿真运算，仅用于代码生成时的循环变量

genvar i;
generate
  for (i = 0; i < 8; i = i + 1) begin : gen_blk
    assign y[i] = a[i] & b[i];
  end
endgenerate

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四、变量赋值类型：阻塞与非阻塞

1. 阻塞赋值 =

• 按顺序执行，一条语句执行完才执行下一条
• 用于组合逻辑建模

a = b;
b = a;  // b 会等于原始 b，而不是 a

2. 非阻塞赋值 <=

• 同步更新，常用于时序逻辑（always @(posedge clk)）
• 表示"值将在时钟沿之后统一更新"

a <= b;
b <= a;  // 同一时刻交换

🚨 常见误用

always @(posedge clk) begin
  a = b;  // ❌ 错误：应使用非阻塞赋值
end

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五、变量类型的可综合性对比

类型	可综合	常见用法
reg	✔	状态寄存器、计数器
integer	✔（有限）	仿真循环变量
real	❌	仿真模型
time	✔（有限）	延迟监测、时间戳
genvar	✔（宏生成）	结构展开、模块实例化

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✅ 总结：变量与线网类型对比表

属性	Net (wire)	Variable (reg, integer, ...)
可用于 assign	✔	❌
可用于 always	❌	✔
表示含义	连接信号线	存储状态
初始值	z	x（除 integer）
多驱动	支持	不支持
合成为电路	✔（组合逻辑）	✔（组合或时序逻辑）

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✅ 建议实践风格

场景	推荐使用
寄存器、状态机、计数器	reg
循环变量、仿真测试	integer
组合中间变量（always）	reg 或 logic
时序逻辑建模	非阻塞 <=
组合逻辑建模	阻塞 =
generate-for 宏生成	genvar